JPS62130559A - 集積回路素子の製法 - Google Patents
集積回路素子の製法Info
- Publication number
- JPS62130559A JPS62130559A JP60270362A JP27036285A JPS62130559A JP S62130559 A JPS62130559 A JP S62130559A JP 60270362 A JP60270362 A JP 60270362A JP 27036285 A JP27036285 A JP 27036285A JP S62130559 A JPS62130559 A JP S62130559A
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- Japan
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- cell
- film
- forming
- insulating film
- contact hole
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
集積回路素子、特に、絶縁膜の上方及び下方にそれぞれ
導電体層を形成したサンドイッチ構造をもつものであっ
て、外部電圧の印加による絶縁膜の破壊、すなわち、ブ
レークダウンの結果としてプログラミングが可能なセル
をそれ以外のセルと組み合わせて有する集積回路素子を
製造する方法が開示される。この製造方法は、前者のセ
ルのコンタクト孔の絶縁膜の形成時、後者のセルのコン
タクト孔下の下方導電体層を酸化膜でマスクしておくも
のであり、よって、コンタクトの良好なセルを有する集
積回路素子を提供することができる。
導電体層を形成したサンドイッチ構造をもつものであっ
て、外部電圧の印加による絶縁膜の破壊、すなわち、ブ
レークダウンの結果としてプログラミングが可能なセル
をそれ以外のセルと組み合わせて有する集積回路素子を
製造する方法が開示される。この製造方法は、前者のセ
ルのコンタクト孔の絶縁膜の形成時、後者のセルのコン
タクト孔下の下方導電体層を酸化膜でマスクしておくも
のであり、よって、コンタクトの良好なセルを有する集
積回路素子を提供することができる。
本発明は集・積回路素子の製造方法に関する０本発明は
、さらに詳しく述べると、以下に詳述するＢｒＣセルと
ＭＯＳＦＥＴ （Ｍ ＯＳ電界効果トランジスタ）を組
み合わせたＦＲＯＭ、その他のような集積回路素子の製
造方法に関する。
、さらに詳しく述べると、以下に詳述するＢｒＣセルと
ＭＯＳＦＥＴ （Ｍ ＯＳ電界効果トランジスタ）を組
み合わせたＦＲＯＭ、その他のような集積回路素子の製
造方法に関する。
本発明者らは、絶縁体の破壊（ブレークダウン）を利用
した新しいタイプのプログラミング可能なセルを開発し
、ＢｒＣセル（Ｂ ｒｅａｋｄｏｗｎ−ｏｆ−１ｎ−５
ｕｌａＬｏｒ４ｏｒ−Ｃｏｎｄｕｃｔｉｏｎ Ｃｅ１ｌ
）と名付けた。
した新しいタイプのプログラミング可能なセルを開発し
、ＢｒＣセル（Ｂ ｒｅａｋｄｏｗｎ−ｏｆ−１ｎ−５
ｕｌａＬｏｒ４ｏｒ−Ｃｏｎｄｕｃｔｉｏｎ Ｃｅ１ｌ
）と名付けた。
ＢｒＣセルは、プログラミング時間の短縮に有効であり
、また、例えば、ＭＯＳＦＥＴと組み合わせて簡単にＦ
ＲＯＭセル、そしてＦＲＯＭセルアレイを製造すること
ができる。ＢｒＣセルは、半導体素子基板表面のｎ゛−
拡散層上に形成されたコンタクト領域をカバーする薄い
ｉ色４！１１央からなり、そしてこの寒色縁膜の表面に
例えばアルミニウムのような金属配線（１１極）が接続
されている。このＢｒＣセルでは、プログラミングの前
の段階でｎ゛−拡散層と１極とが隔離されているけれど
も、プログラミングの開始に当って外部から書き込み電
圧を印加すると、１色縁膜のフ゛レークダウンがひきお
こされることによって拡散層と電極とが接続し、よって
、所望のプログラミングが可能となる。なお、かかるＢ
ｒＣセルについての詳細は、本発明者の発明に係る特開
昭６０１４３６６０号公ｆド、特開昭６０＝１４４９５
２号公報などを参照されたい。
、また、例えば、ＭＯＳＦＥＴと組み合わせて簡単にＦ
ＲＯＭセル、そしてＦＲＯＭセルアレイを製造すること
ができる。ＢｒＣセルは、半導体素子基板表面のｎ゛−
拡散層上に形成されたコンタクト領域をカバーする薄い
ｉ色４！１１央からなり、そしてこの寒色縁膜の表面に
例えばアルミニウムのような金属配線（１１極）が接続
されている。このＢｒＣセルでは、プログラミングの前
の段階でｎ゛−拡散層と１極とが隔離されているけれど
も、プログラミングの開始に当って外部から書き込み電
圧を印加すると、１色縁膜のフ゛レークダウンがひきお
こされることによって拡散層と電極とが接続し、よって
、所望のプログラミングが可能となる。なお、かかるＢ
ｒＣセルについての詳細は、本発明者の発明に係る特開
昭６０１４３６６０号公ｆド、特開昭６０＝１４４９５
２号公報などを参照されたい。
ＢＩＣＢｒＣセル方法で製造する場合、その絶縁膜をパ
ターニングにより形成する段階でＢｒＣセル以外のセル
のコン汐りト孔内が深くエツチングされ、半導体基板表
面の拡散層が浅くなるという問題点がある。この問題点
を、以下、図面を参照しながら、ＢｒＣセルを有するＰ
ＲＯ？Ｉセルの製造に関して説明する。
ターニングにより形成する段階でＢｒＣセル以外のセル
のコン汐りト孔内が深くエツチングされ、半導体基板表
面の拡散層が浅くなるという問題点がある。この問題点
を、以下、図面を参照しながら、ＢｒＣセルを有するＰ
ＲＯ？Ｉセルの製造に関して説明する。
トランジスタを先に形成する必要があるので、Ｓｔ基板
１上への選択的フィールド酸化膜（Ｓｉ０２膜）２の形
成、ゲート酸化膜、ゲート電極（ＰｏｌｙＳ、）４の形
成、セルファライン的なソース層及びドレイン層の形成
、ＣＶＤ法による絶縁膜（ＰＳＧ膜）３の形成、そして
ソース層及びドレイン層上のみのＰＳＧＩＱの除去によ
るコンタクト孔１３ａ及び１３ｂの形成を経て、第２図
に断面で示されるような素子構造を得る。
１上への選択的フィールド酸化膜（Ｓｉ０２膜）２の形
成、ゲート酸化膜、ゲート電極（ＰｏｌｙＳ、）４の形
成、セルファライン的なソース層及びドレイン層の形成
、ＣＶＤ法による絶縁膜（ＰＳＧ膜）３の形成、そして
ソース層及びドレイン層上のみのＰＳＧＩＱの除去によ
るコンタクト孔１３ａ及び１３ｂの形成を経て、第２図
に断面で示されるような素子構造を得る。
次いで、第７図に示されるように、素子の全面にｐｏｌ
ｙ Ｓｉ膜８を形成する。Ｐｏ１ｙ Ｓｉ膜８の形成は
、例えばＣＶＤ法により有利に実施することができる。
ｙ Ｓｉ膜８を形成する。Ｐｏ１ｙ Ｓｉ膜８の形成は
、例えばＣＶＤ法により有利に実施することができる。
引き続いて、ＢｒＣセル形成部分のコンタクト孔をカバ
ーするようにＰｏ１ｙ Ｓｉ膜８をパターニングする。
ーするようにＰｏ１ｙ Ｓｉ膜８をパターニングする。
結果として、ＢｒＣセル以外のセルを形成する部分のコ
ンタクト孔１８も露出する（第８図参照）。
ンタクト孔１８も露出する（第８図参照）。
Ｐｏ１ｙ Ｓｔ膜８のパターニング後、例えばドライ酸
素で全面酸化してＳｉＯ□酸化ｖ！、９を形成する（第
９図参照）。
素で全面酸化してＳｉＯ□酸化ｖ！、９を形成する（第
９図参照）。
上記のようにしてＢｒＣセルの絶縁膜を形成した後、例
えばアルミニウムを蒸着してパターニングすることによ
って配線を形成する（図示せず；但し、以下に述べる第
１ａ図の７ａ及び７ｂに対応する）。
えばアルミニウムを蒸着してパターニングすることによ
って配線を形成する（図示せず；但し、以下に述べる第
１ａ図の７ａ及び７ｂに対応する）。
しかし、上記した従来の方法でＢｒＣセルを製造した場
合、第１０図に断面で示されるように、ＢｒＣセル以外
のセルのコンタクト孔（参照番号２８）が深くエツチン
グされ、図示のように拡散層を突き抜けるか、少なくと
も拡散層を浅くしてしまう。このように半４体基板表面
の拡散層が浅くなると、正常なコンタクトを得ることが
できない。このコンタクト不良の問題が、合本発明が解
決しようとする問題点である。
合、第１０図に断面で示されるように、ＢｒＣセル以外
のセルのコンタクト孔（参照番号２８）が深くエツチン
グされ、図示のように拡散層を突き抜けるか、少なくと
も拡散層を浅くしてしまう。このように半４体基板表面
の拡散層が浅くなると、正常なコンタクトを得ることが
できない。このコンタクト不良の問題が、合本発明が解
決しようとする問題点である。
上記したコンタクト不良の問題は、本発明によれば、絶
８！膜の上方及び下方にそれぞれ専電体層を形成したサ
ンドイッチ構造をもつものであって、外部電圧の印加に
よる絶縁膜の破壊の結果としてプログラミングが可能な
セルを有する集積回路素子を製造する方法であって、 前記セル以外のセルのコンタクト孔に酸化膜を形成した
条件の下で前記セルのコンタクト孔に前記絶縁膜を形成
することを特徴とする集積回路素子の製法によって解決
することができる。
８！膜の上方及び下方にそれぞれ専電体層を形成したサ
ンドイッチ構造をもつものであって、外部電圧の印加に
よる絶縁膜の破壊の結果としてプログラミングが可能な
セルを有する集積回路素子を製造する方法であって、 前記セル以外のセルのコンタクト孔に酸化膜を形成した
条件の下で前記セルのコンタクト孔に前記絶縁膜を形成
することを特徴とする集積回路素子の製法によって解決
することができる。
本発明による集積回路素子の製法は、前記セル及びそれ
以外のセルのコンタクト孔を前記下方導電体層上に開孔
し、 形成されたコンタクト孔のそれぞれの前記下方導電体層
−ヒに酸化膜を形成し、 前記セルのコンタクト孔の酸化膜を除去してそのコンタ
クト孔内に前記絶縁膜を形成し、前記それ以外のセルの
コンタクト孔に残留せる酸化膜を除去し、 そして 前記絶縁膜上に前記上方導電体層を形成する工程を上記
の順序で実施するのが好ましい。なお、この本発明の実
施において、前記下方導電体層が例えばシリコン（Ｓｉ
）のような半導体素子基板表面の拡散層であり、そして
前記上方導電体層が例えばアルミニウム（Ａｆ）のよう
な金属配線であることが好ましい。
以外のセルのコンタクト孔を前記下方導電体層上に開孔
し、 形成されたコンタクト孔のそれぞれの前記下方導電体層
−ヒに酸化膜を形成し、 前記セルのコンタクト孔の酸化膜を除去してそのコンタ
クト孔内に前記絶縁膜を形成し、前記それ以外のセルの
コンタクト孔に残留せる酸化膜を除去し、 そして 前記絶縁膜上に前記上方導電体層を形成する工程を上記
の順序で実施するのが好ましい。なお、この本発明の実
施において、前記下方導電体層が例えばシリコン（Ｓｉ
）のような半導体素子基板表面の拡散層であり、そして
前記上方導電体層が例えばアルミニウム（Ａｆ）のよう
な金属配線であることが好ましい。
本発明によれば、ＢＩＣセルのコンタクト孔に絶縁膜を
形成する際にＢＩＣセル以外のセルのコンタクト孔に存
在させる酸化膜が“ストッパー”として機能し、よって
絶縁膜形成時のエツチングによりその酸化膜の下方の領
域、すなわち、半導体基板表面上の拡散層が、エツチン
グされるのを完全に防止することができる。したがって
、本発明によれば、コンタクトの良好なセルが形成され
る。
形成する際にＢＩＣセル以外のセルのコンタクト孔に存
在させる酸化膜が“ストッパー”として機能し、よって
絶縁膜形成時のエツチングによりその酸化膜の下方の領
域、すなわち、半導体基板表面上の拡散層が、エツチン
グされるのを完全に防止することができる。したがって
、本発明によれば、コンタクトの良好なセルが形成され
る。
次いで、添付の図面を参照しながら本発明の好ましい一
例を説明する。
例を説明する。
先ず、第２図に断面で示されるような素子構造を得る。
なお、これに至るまでの製造工程は先に説明したので、
ここでの説明は省略する。ＰＳＧ膜３はＣＶＤ法により
１μｍの膜厚で形成し、これをドライエツチングしてコ
ンタクト孔１３ａ及び１３ｂを開孔した。
ここでの説明は省略する。ＰＳＧ膜３はＣＶＤ法により
１μｍの膜厚で形成し、これをドライエツチングしてコ
ンタクト孔１３ａ及び１３ｂを開孔した。
次いで、ドライ状態で９００℃で酸化を行ない、膜厚６
００人の酸化膜（Ｓｉｎｇ） ２３ ａ及び２３ｂをコ
ンタクト孔内に成長させた（第３図参照）。
００人の酸化膜（Ｓｉｎｇ） ２３ ａ及び２３ｂをコ
ンタクト孔内に成長させた（第３図参照）。
次いで、ＢＩＣセル形成部分の５ｉＯｚ膜２３ａのみを
弗酸（ＨＦ）の水溶液でエツチング除去した。
弗酸（ＨＦ）の水溶液でエツチング除去した。
新たなコンタクト孔３３が形成された（第４図参照）。
なお、このコンタクト孔の開孔は、詳しくは、レジスト
塗布、レジスト膜からエツチング個所の除去−現像、弗
酸の水溶液によるエツチング及び残留レジスト膜の除去
の各工程を経て実施した。
塗布、レジスト膜からエツチング個所の除去−現像、弗
酸の水溶液によるエツチング及び残留レジスト膜の除去
の各工程を経て実施した。
引き続いて、第５図に示されるようにＰｏ１ｙ Ｓｉ膜
５及びその熱酸化膜（ＳｉＯｚ） ６を順次形成した
。
５及びその熱酸化膜（ＳｉＯｚ） ６を順次形成した
。
この工程を詳しく説明すると、次の通りである：先ず、
Ｐｏ１ｙ Ｓｉ膜５をＣＶＤ法により膜厚１０００人に
ドープ成長させた。次いで、ヒ素（Ａｓ”）を加速電圧
４０ＫｅＶでイオン注入した。次いで、イオン注入した
Ａｓ”−を窒素雰囲気中で９００℃で３゛０分間アニー
ルすることによりドライブインした。さらに、Ａｓ”
ドープのＰｏ１ｙ Ｓｉ膜５をドライエツチングして
よりバターニングした。最後に、ドライ０２を用いて８
５０°Ｃで熱酸化を行ない、熱酸化膜（ＳｉＯ□）６を
形成した。
Ｐｏ１ｙ Ｓｉ膜５をＣＶＤ法により膜厚１０００人に
ドープ成長させた。次いで、ヒ素（Ａｓ”）を加速電圧
４０ＫｅＶでイオン注入した。次いで、イオン注入した
Ａｓ”−を窒素雰囲気中で９００℃で３゛０分間アニー
ルすることによりドライブインした。さらに、Ａｓ”
ドープのＰｏ１ｙ Ｓｉ膜５をドライエツチングして
よりバターニングした。最後に、ドライ０２を用いて８
５０°Ｃで熱酸化を行ない、熱酸化膜（ＳｉＯ□）６を
形成した。
ＢＩＣセル形成部分の絶縁膜を上記のようにして形成し
た後、もう１つのセル形成部分のストッパーとしてのＳ
ｉＯ□膜２３ｂを上記第４図の５ｉＯｚ膜２３ａの除去
と同様にして弗酸の水溶液でエツチング除去した。新た
なコンタクト孔４３が形成された（第６図参照）。
た後、もう１つのセル形成部分のストッパーとしてのＳ
ｉＯ□膜２３ｂを上記第４図の５ｉＯｚ膜２３ａの除去
と同様にして弗酸の水溶液でエツチング除去した。新た
なコンタクト孔４３が形成された（第６図参照）。
最後に、通常の配線方法に従い、アルミニウム（Ａｌ）
をスパッタリングより膜厚１．０μｍで蒸着し、さらに
これをバターニングすることによって１配線７ａ及び７
ｂ（第１ａ図）を形成した。
をスパッタリングより膜厚１．０μｍで蒸着し、さらに
これをバターニングすることによって１配線７ａ及び７
ｂ（第１ａ図）を形成した。
第１ａ図は、本発明によるＢＩＣセルを有するＰＲＯＭ
セルの断面図であり、また第１ｂ図は、第１ａ図に示し
たＰＲＯＭセルの等価回路の図である。
セルの断面図であり、また第１ｂ図は、第１ａ図に示し
たＰＲＯＭセルの等価回路の図である。
大発明によれば、さらに、例えばＲＩＣセルとトランジ
スタＭＯ３ＦＥＦの組み合わせであるＰＲＯ１’ｌセル
の多数個からマトリックスを構成し、よって、ＰＲＯＭ
セルアレイを有利に製造することができる。
スタＭＯ３ＦＥＦの組み合わせであるＰＲＯ１’ｌセル
の多数個からマトリックスを構成し、よって、ＰＲＯＭ
セルアレイを有利に製造することができる。
また、このＢＴＣセルをＣＭＯ３にもｊ勇用することが
できる。さ°らに、コンタクト孔の開花後にＰＳＧ膜の
りフローを行なった後にＢＩＣセルを形成することもで
き、これはカバレッジに効果がある。
できる。さ°らに、コンタクト孔の開花後にＰＳＧ膜の
りフローを行なった後にＢＩＣセルを形成することもで
き、これはカバレッジに効果がある。
本発明によれば、各コンタクト孔内にストッパーとして
の酸化膜、特にＳｉＯ□膜を成長させ、ＢＩＣセル部の
コンタクト孔のＳｉＯ□膜とその他のセル部のコンタク
ト孔の５ｉＯｚ膜とを個別にエツチングを行なうことに
より、上記その他のセル部のコンタクト孔内が深くエツ
チングされ、基板表面の拡散層が浅くなるという問題点
を解消す４二とができる。本発明によれは、したがって
、コンタクト孔の良好なセル、そして集積回路素子を製
造することができる。
の酸化膜、特にＳｉＯ□膜を成長させ、ＢＩＣセル部の
コンタクト孔のＳｉＯ□膜とその他のセル部のコンタク
ト孔の５ｉＯｚ膜とを個別にエツチングを行なうことに
より、上記その他のセル部のコンタクト孔内が深くエツ
チングされ、基板表面の拡散層が浅くなるという問題点
を解消す４二とができる。本発明によれは、したがって
、コンタクト孔の良好なセル、そして集積回路素子を製
造することができる。
第１ａ図は、本発明によるＢＩＣセルを有するＰＲＯＭ
セルの一例を示した断面図、 第１ｂ図は、第１ａ図に示したＰＩ？ＯＭセルの等価回
路図、 第２図〜第６図は、本発明方法の好ましい一例を順を追
って示した断面図、そして 第７図〜第１０図は、従来方法の一例を順を追って示し
た断面図である。 図中、１はＳｉ基板、２は５ｉＯｚ膜、３はＰＳＧ膜、
４はゲート電極、５はＰｏ１ｙ Ｓｉ膜、６はＳｉＯ□
膜、そして７ａ、７ｂは、１１配線である。 本発明によるｌ３ＩＣセルを有するＰＲＯ＼１セルの断
面図１−−−５ｉ基板 ２−−−５ｉＯ２膜 ３−−− ＰＳＧ膜 ５−−− Ｐｏ１ｙ Ｓｉ膜 ６−−５ｉ○２膜 ７ａ、７ｂ −−−Ａノ配線 ＢＩＣセル 第１ｂ図 第５図 第６図 第７図 第８図 第９図 第１０図
セルの一例を示した断面図、 第１ｂ図は、第１ａ図に示したＰＩ？ＯＭセルの等価回
路図、 第２図〜第６図は、本発明方法の好ましい一例を順を追
って示した断面図、そして 第７図〜第１０図は、従来方法の一例を順を追って示し
た断面図である。 図中、１はＳｉ基板、２は５ｉＯｚ膜、３はＰＳＧ膜、
４はゲート電極、５はＰｏ１ｙ Ｓｉ膜、６はＳｉＯ□
膜、そして７ａ、７ｂは、１１配線である。 本発明によるｌ３ＩＣセルを有するＰＲＯ＼１セルの断
面図１−−−５ｉ基板 ２−−−５ｉＯ２膜 ３−−− ＰＳＧ膜 ５−−− Ｐｏ１ｙ Ｓｉ膜 ６−−５ｉ○２膜 ７ａ、７ｂ −−−Ａノ配線 ＢＩＣセル 第１ｂ図 第５図 第６図 第７図 第８図 第９図 第１０図
Claims (1)
- 【特許請求の範囲】 １、絶縁膜の上方及び下方にそれぞれ導電体層を形成し
たサンドイッチ構造をもつものであって、外部電圧の印
加による絶縁膜の破壊の結果としてプログラミングが可
能なセルを有する集積回路素子を製造する方法であって
、 前記セル以外のセルのコンタクト孔に酸化膜を形成した
条件の下で前記セルのコンタクト孔に前記絶縁膜を形成
することを特徴とする集積回路素子の製法。 ２、前記セル及びそれ以外のセルのコンタクト孔を前記
下方導電体層上に開孔し、 形成されたコンタクト孔のそれぞれの前記下方導電体層
上に酸化膜を形成し、 前記セルのコンタクト孔の酸化膜を除去してそのコンタ
クト孔内に前記絶縁膜を形成し、 前記それ以外のセルのコンタクト孔に残留せる酸化膜を
除去し、 そして 前記絶縁膜上に前記上方導電体層を形成する工程を上記
の順序で実施する、特許請求の範囲第１項に記載の集積
回路素子の製法。 ３、前記下方導電体層が半導体素子基板表面の拡散層で
あり、そして前記上方導電体層が金属配線である、特許
請求の範囲第１項又は第２項に記載の集積回路素子の製
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270362A JPS62130559A (ja) | 1985-11-30 | 1985-11-30 | 集積回路素子の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270362A JPS62130559A (ja) | 1985-11-30 | 1985-11-30 | 集積回路素子の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130559A true JPS62130559A (ja) | 1987-06-12 |
Family
ID=17485210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270362A Pending JPS62130559A (ja) | 1985-11-30 | 1985-11-30 | 集積回路素子の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0336679A2 (en) * | 1988-04-04 | 1989-10-11 | Fujitsu Limited | BIC memory cell structure and a manufacturing method thereof |
-
1985
- 1985-11-30 JP JP60270362A patent/JPS62130559A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0336679A2 (en) * | 1988-04-04 | 1989-10-11 | Fujitsu Limited | BIC memory cell structure and a manufacturing method thereof |
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