JPS5963740A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5963740A JPS5963740A JP58147063A JP14706383A JPS5963740A JP S5963740 A JPS5963740 A JP S5963740A JP 58147063 A JP58147063 A JP 58147063A JP 14706383 A JP14706383 A JP 14706383A JP S5963740 A JPS5963740 A JP S5963740A
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- Japan
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- channel stopper
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- integrated circuit
- circuit device
- semiconductor integrated
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特に絶縁分離領域
が形成された半導体集積回路装置に関するものである。
が形成された半導体集積回路装置に関するものである。
一般に、半導体集積回路装置は半導体基板中に半導体基
板とは反対の導伝型の領域を有し、例えばこれらの領域
によって形成されたトランジスタを複数個含むものであ
り、さらに必要に応じては各トランジスタ間の電気的絶
縁を完全なものとするために半導体基板表面の各トラン
ジスタの間には半導体基板と同一の導伝型でそれよりも
高濃度の不純物密匿を有する領域、即ちチャンネルスト
ッパーが形成されるのは良く知られて〜・る、。
板とは反対の導伝型の領域を有し、例えばこれらの領域
によって形成されたトランジスタを複数個含むものであ
り、さらに必要に応じては各トランジスタ間の電気的絶
縁を完全なものとするために半導体基板表面の各トラン
ジスタの間には半導体基板と同一の導伝型でそれよりも
高濃度の不純物密匿を有する領域、即ちチャンネルスト
ッパーが形成されるのは良く知られて〜・る、。
しかしながら、従来、チャンネルストッパーを含んだこ
の種の半導体集積回路装置に於ては、チャンネルストッ
パー形成のための７オトレジストエ程が必要となり、そ
れに伴い製造歩留りが低下する欠点がある。
の種の半導体集積回路装置に於ては、チャンネルストッ
パー形成のための７オトレジストエ程が必要となり、そ
れに伴い製造歩留りが低下する欠点がある。
この発明の目的は、製造歩留りの低下を来たすことガく
チャンネルストッパーを含む半導体装置回路装置を提供
することにある。さらにこの発明の他の目的は、電気的
な特性のすぐれた半導体集積回路装置を提供することに
ある。
チャンネルストッパーを含む半導体装置回路装置を提供
することにある。さらにこの発明の他の目的は、電気的
な特性のすぐれた半導体集積回路装置を提供することに
ある。
本発明の特徴は、−導電型の半導体基板表面領域に第１
の半導体素子と第２の半導体素子とを有する半導体集積
回路装置において、この第１の半導体素子に絶縁分離領
域を隣接して形成し、この第１の半導体素子と第２の半
導体素子との間には絶縁分離領域が形成されておらず、
かつその絶縁分離領域は少なくとも一部が半導体基板の
主面より埋没せる絶縁膜と、この絶縁膜の底部に接する
高濃度の一導電型不純物領域とで形成され、第１の半導
体素子の逆導電型領域が前記絶縁膜の端部に接して形成
された半導体集積回路装置である。
の半導体素子と第２の半導体素子とを有する半導体集積
回路装置において、この第１の半導体素子に絶縁分離領
域を隣接して形成し、この第１の半導体素子と第２の半
導体素子との間には絶縁分離領域が形成されておらず、
かつその絶縁分離領域は少なくとも一部が半導体基板の
主面より埋没せる絶縁膜と、この絶縁膜の底部に接する
高濃度の一導電型不純物領域とで形成され、第１の半導
体素子の逆導電型領域が前記絶縁膜の端部に接して形成
された半導体集積回路装置である。
しかもこの逆導電型領域の底面が前記−導電型不純物領
域の底面より深く形成されている半導体集積回路装置に
ある。この好ましい態様によれば。
域の底面より深く形成されている半導体集積回路装置に
ある。この好ましい態様によれば。
トランジスタが、例えば絶縁ゲート型電界効果トランジ
スタの場合、このソースとドレイン領域のジャンクシ。
スタの場合、このソースとドレイン領域のジャンクシ。
ン耐圧は、通常該領域のコーナ一部分で決まり、そして
そのコーナ一部分に接する反対伝漕型（基板と同−伝導
型）不純物濃度に依存し、該不純物濃度が高いほど低下
する。この点に鑑みると、チャンネルストッパー領域を
形成したときにも、ソースとドレイン領域のコーナ一部
分の反対伝導型不純物濃度が高ま−ってジャンクション
耐圧の低下を来すおそれのあることを理解されよう。又
、このような半導体集積回路装置において、第１の半導
体素子の他の逆導電型領域と第２０半纒体素子の逆導電
型領域とが、一体に形成された椛造とすることも好まし
い。
そのコーナ一部分に接する反対伝漕型（基板と同−伝導
型）不純物濃度に依存し、該不純物濃度が高いほど低下
する。この点に鑑みると、チャンネルストッパー領域を
形成したときにも、ソースとドレイン領域のコーナ一部
分の反対伝導型不純物濃度が高ま−ってジャンクション
耐圧の低下を来すおそれのあることを理解されよう。又
、このような半導体集積回路装置において、第１の半導
体素子の他の逆導電型領域と第２０半纒体素子の逆導電
型領域とが、一体に形成された椛造とすることも好まし
い。
本発明による半導体集積回路装置の製造方法は、全工程
を通してのフォトレジスト工程の回数を増すことなくし
て、チャンネルストッパーを形成することを特徴とする
。例えば、雷、界効果トランジスタを形成する場合、硅
素から成る半導体基板表面上に第１の絶縁膜として二酸
化硅素以外の絶縁膜を被着し、この絶縁膜をマスクとし
てチャンネルストッパー領域を形成し、該チャンネルス
トッパー領域上に第２の絶縁膜を形成する工程と、逆導
電型領域となるべき部分の前記第１の絶縁膜を更に選択
的にフォトエツチングにより除去して前記第１の絶縁膜
の残りを曾スクとして拡散によって、逆導電型領域を形
成する工程と、その後未だ被着している前記絶縁５膜を
フォトレジスト工程を経ることなくして全てエツチング
し、続いてゲート絶縁膜を形成する工程とを含むことを
特徴とするものである。
を通してのフォトレジスト工程の回数を増すことなくし
て、チャンネルストッパーを形成することを特徴とする
。例えば、雷、界効果トランジスタを形成する場合、硅
素から成る半導体基板表面上に第１の絶縁膜として二酸
化硅素以外の絶縁膜を被着し、この絶縁膜をマスクとし
てチャンネルストッパー領域を形成し、該チャンネルス
トッパー領域上に第２の絶縁膜を形成する工程と、逆導
電型領域となるべき部分の前記第１の絶縁膜を更に選択
的にフォトエツチングにより除去して前記第１の絶縁膜
の残りを曾スクとして拡散によって、逆導電型領域を形
成する工程と、その後未だ被着している前記絶縁５膜を
フォトレジスト工程を経ることなくして全てエツチング
し、続いてゲート絶縁膜を形成する工程とを含むことを
特徴とするものである。
この上記せる半導体集積回路装置の製造方法に於ては、
チャンネルストッパー領域の拡散とそれに続く逆導電型
領域の拡散は二酸化硅素以外の絶縁膜がマスクとして用
いられる。続いてゲート絶縁膜を新たに形成する前に二
酸化硅素以外の絶縁膜を除去する訳であるが、その際二
酸化硅素に対してはエツチングの効果を有しな（・エツ
チング液を用いればフォトレジスト工程を経る必扱はな
い。
チャンネルストッパー領域の拡散とそれに続く逆導電型
領域の拡散は二酸化硅素以外の絶縁膜がマスクとして用
いられる。続いてゲート絶縁膜を新たに形成する前に二
酸化硅素以外の絶縁膜を除去する訳であるが、その際二
酸化硅素に対してはエツチングの効果を有しな（・エツ
チング液を用いればフォトレジスト工程を経る必扱はな
い。
従って二酸化硅素膜をマスクとして用いる従来の製造方
法では必要としたゲート絶縁膜形成直前のフォトレジス
ト工程は無用となる。そのため集積回路の製造工程中最
も犬きた歩留り低下をもたらブ工程であるフォトレジス
ト工程の回数はチャンネルストッパーを含まない通常の
電界効果半導体装置の場合と同じであり、チャンネルス
トッパーを組み込んだことによる製造歩留りの低下は軽
減される。
法では必要としたゲート絶縁膜形成直前のフォトレジス
ト工程は無用となる。そのため集積回路の製造工程中最
も犬きた歩留り低下をもたらブ工程であるフォトレジス
ト工程の回数はチャンネルストッパーを含まない通常の
電界効果半導体装置の場合と同じであり、チャンネルス
トッパーを組み込んだことによる製造歩留りの低下は軽
減される。
次にこの発明の実施例について、図面を用いて説明する
。
。
第１図の絶縁ゲート型電界効果半漕体集積回路の平面図
に於ては、トランジスタｌとトランジスタ２とが直列に
接続されており、ソースとドレイン領域３と３′ならび
に３〃およびチャンネル領域４と４′を除いた全ての領
域がチャンネルストッパー領域５となっている。第１図
のＡ−Ａ’ｉに沿い矢印の方向に見た縦断面図である第
２図に至るまでの本発明の実施例の製造方法を第３図乃
至第６図を参照して説明する。初めに第３図に示す如く
比抵抗４Ω鋸のＰ型硅素単結晶基板６の表面上に２００
０＾程度のアルミナ膜７を被着する。
に於ては、トランジスタｌとトランジスタ２とが直列に
接続されており、ソースとドレイン領域３と３′ならび
に３〃およびチャンネル領域４と４′を除いた全ての領
域がチャンネルストッパー領域５となっている。第１図
のＡ−Ａ’ｉに沿い矢印の方向に見た縦断面図である第
２図に至るまでの本発明の実施例の製造方法を第３図乃
至第６図を参照して説明する。初めに第３図に示す如く
比抵抗４Ω鋸のＰ型硅素単結晶基板６の表面上に２００
０＾程度のアルミナ膜７を被着する。
このアルミナ膜７はまず硅素基板６表面上にアルミニウ
ムを蒸着して、その後にこのアルミニウムを陽極酸化す
ることによって形成されたものである。このようにし【
形成されたアルミナ膜は弗酸と弗化アンモニウムの混合
液を用いれば容易にフォトエツチングすることが可能で
ある。すなわち、アルミナ膜７のチャンネルストッパー
となるべき部分にフォトエツチングによって開孔を設け
、しかる後、気相拡散してチャンネルストッパー領域５
を形成する１、この領域はボロンの表面濃度１×１０１
″ｃｒｎ−３拡散深さ１μｍ程度である。その後、熱酸
することによりチャンネルストッパー領域５上に１．５
μ？７′Ｌ程度の二酸化硅素膜８を被着する。
ムを蒸着して、その後にこのアルミニウムを陽極酸化す
ることによって形成されたものである。このようにし【
形成されたアルミナ膜は弗酸と弗化アンモニウムの混合
液を用いれば容易にフォトエツチングすることが可能で
ある。すなわち、アルミナ膜７のチャンネルストッパー
となるべき部分にフォトエツチングによって開孔を設け
、しかる後、気相拡散してチャンネルストッパー領域５
を形成する１、この領域はボロンの表面濃度１×１０１
″ｃｒｎ−３拡散深さ１μｍ程度である。その後、熱酸
することによりチャンネルストッパー領域５上に１．５
μ？７′Ｌ程度の二酸化硅素膜８を被着する。
この状態を示したのが第４図である。この場合チャンネ
ルストッパー領域５以外の領域の表面は、その上に被着
しているアルミナ膜が酸素に対するバリアとなるために
、酸化されることは無い。次に第４図の状態のアルミナ
膜７に前述と同様にフォトエツチングにより開孔を設け
、続いてソースとドレイン領域３と３′および３″の拡
散を行なったのが第５図である。このドレイン領域３と
３′および３″は燐Ｑ表面濃度がＩＱ”ｃｒｎ 程度
で拡散の内部に深の形成されている１、シかる後に第５
図の半導体基板全体をクロム酸溶液に潰すことにより最
後に残ったアルミナ膜７を除去する１ この時、二酸化
硅素膜８はクロム酸溶液に浸されることがな−・のでア
ルミナ族７のみが選択的にエツチングされる。従来の製
造方法に於てはアルミナ膜７に相当する部分が二酸化硅
素膜であるために、これケ選択的にエツチングするため
にはフォトフジスト工程が必要であった３アルミナ膜７
をエツチングした後、新たにゲート絶縁膜９と９′とを
形成する。この後フォトエツチング工程によりコンタク
ト部の開孔を設け、金属配線ｌＯと１０および１０”を
形成ｔ２゛〔第２図に示すように完成する。
ルストッパー領域５以外の領域の表面は、その上に被着
しているアルミナ膜が酸素に対するバリアとなるために
、酸化されることは無い。次に第４図の状態のアルミナ
膜７に前述と同様にフォトエツチングにより開孔を設け
、続いてソースとドレイン領域３と３′および３″の拡
散を行なったのが第５図である。このドレイン領域３と
３′および３″は燐Ｑ表面濃度がＩＱ”ｃｒｎ 程度
で拡散の内部に深の形成されている１、シかる後に第５
図の半導体基板全体をクロム酸溶液に潰すことにより最
後に残ったアルミナ膜７を除去する１ この時、二酸化
硅素膜８はクロム酸溶液に浸されることがな−・のでア
ルミナ族７のみが選択的にエツチングされる。従来の製
造方法に於てはアルミナ膜７に相当する部分が二酸化硅
素膜であるために、これケ選択的にエツチングするため
にはフォトフジスト工程が必要であった３アルミナ膜７
をエツチングした後、新たにゲート絶縁膜９と９′とを
形成する。この後フォトエツチング工程によりコンタク
ト部の開孔を設け、金属配線ｌＯと１０および１０”を
形成ｔ２゛〔第２図に示すように完成する。
以上説明した本発明の実施例の半導体集積回路装置の製
造方法に対して第７図乃至第９図に示した従来の半導体
集積回路装置の製造方法に於ては、まず硅素単結晶基板
１１を熱酸化することによってその表面に二酸化硅素膜
１２を被着してその後にフォトエツチング工程によりチ
ャン坏ルストッパー領域とすべき部分に開孔１３を設け
る。第７図はチャンネルストッパー領域にボロン拡散を
行う直前の状態を示す。ボロンを拡散してチャンネルス
トッパー領域１４を形成した後、熱酸化法によって１゜
５μｍ程度の酸化膜１５を被着し、その後、再度フォト
エツチング工程によりソースとドレイン領域の拡散を行
うための開孔１６を設ける。
造方法に対して第７図乃至第９図に示した従来の半導体
集積回路装置の製造方法に於ては、まず硅素単結晶基板
１１を熱酸化することによってその表面に二酸化硅素膜
１２を被着してその後にフォトエツチング工程によりチ
ャン坏ルストッパー領域とすべき部分に開孔１３を設け
る。第７図はチャンネルストッパー領域にボロン拡散を
行う直前の状態を示す。ボロンを拡散してチャンネルス
トッパー領域１４を形成した後、熱酸化法によって１゜
５μｍ程度の酸化膜１５を被着し、その後、再度フォト
エツチング工程によりソースとドレイン領域の拡散を行
うための開孔１６を設ける。
第８図はソースとドレイン領域を拡散によって形成する
直前の状態を示す。ソースとドレイン領域１７を形成後
開孔１６の部分に熱酸化によって酸化膜１８を被着して
、その後ゲート絶縁膜を形成すべき部分の酸化膜１８を
第３回目のフォトエツチング工程によりて除去する。第
９図はこの状態を示す。本発明の実施例の製造方法に於
ては、ゲート絶縁膜を形成すべき部分にはアルミナ膜７
が被着しているために、これを除去するのにフォトエツ
チング工程を経る必要が寿いことは前にも説明した。ゲ
ート絶縁膜形成後の工程は従来の装置も本発明の実施例
による装置も同じであるので、本実施例による半導体集
積回路装置に於ては、全体としてフォトエツチング工程
が従来の場合よりも１回だけ少なくなっている。
直前の状態を示す。ソースとドレイン領域１７を形成後
開孔１６の部分に熱酸化によって酸化膜１８を被着して
、その後ゲート絶縁膜を形成すべき部分の酸化膜１８を
第３回目のフォトエツチング工程によりて除去する。第
９図はこの状態を示す。本発明の実施例の製造方法に於
ては、ゲート絶縁膜を形成すべき部分にはアルミナ膜７
が被着しているために、これを除去するのにフォトエツ
チング工程を経る必要が寿いことは前にも説明した。ゲ
ート絶縁膜形成後の工程は従来の装置も本発明の実施例
による装置も同じであるので、本実施例による半導体集
積回路装置に於ては、全体としてフォトエツチング工程
が従来の場合よりも１回だけ少なくなっている。
以上の説明に於て、チャンネルストツノく−およびソー
スとドレイン領域を拡散する際のマスクとしてアルミナ
膜を用いた例を示したが、これに代わって二酸化硅素を
浸蝕しカ（・液でエツチング可能な絶縁物である窒化硅
素膜等を用いても良（・。
スとドレイン領域を拡散する際のマスクとしてアルミナ
膜を用いた例を示したが、これに代わって二酸化硅素を
浸蝕しカ（・液でエツチング可能な絶縁物である窒化硅
素膜等を用いても良（・。
第１図は本発明の詳細な説明するための絶縁ゲート形電
界効果トランジスタを基本単位とした半導体集積回路の
平面図、第２図乃至第６図は第１図のＡ−Ａ’線に沿い
矢印の方向から見た製造順序を説明するための縦断面図
をそれぞれ示し、図中５はチャンネルストッパー領域、
６は単結晶基板である。第７図乃至第９図は従来の製造
方法を説明するための半導体装置の縦断面図を示す。 第７図 第７図 第７図 ＼ 腎 第７図 二）。 Ｌ ／８／７／Ｓ
界効果トランジスタを基本単位とした半導体集積回路の
平面図、第２図乃至第６図は第１図のＡ−Ａ’線に沿い
矢印の方向から見た製造順序を説明するための縦断面図
をそれぞれ示し、図中５はチャンネルストッパー領域、
６は単結晶基板である。第７図乃至第９図は従来の製造
方法を説明するための半導体装置の縦断面図を示す。 第７図 第７図 第７図 ＼ 腎 第７図 二）。 Ｌ ／８／７／Ｓ
Claims (1)
- （１）−導電型の半導体基板表面領域に第１の半導体素
子と第２の半導体素子とを有する半導体集積回路装置に
おいて、前記第１の半導体素子に絶縁分離領域を隣接し
て形成し、前記第１の半導体素子と前記第２の半導体素
子との間には絶縁分離領域が形成されておらず、かつ前
記絶縁分離領域は少なくとも一部が前記半導体基板の主
面より埋没せる絶縁膜と、該絶縁膜の底部に接し前記半
導体基板表面領域より高濃度の一導電型不純物領域とで
形成され、前記第１の半導体素子の逆導電型領域が前記
絶縁膜の端部に接しかつ前記高濃度の一導電型領域より
深く形成されていることを特徴とする半導体集積回路装
【
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147063A JPS5963740A (ja) | 1983-08-10 | 1983-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147063A JPS5963740A (ja) | 1983-08-10 | 1983-08-10 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56055324A Division JPS5771145A (en) | 1981-04-13 | 1981-04-13 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963740A true JPS5963740A (ja) | 1984-04-11 |
Family
ID=15421645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147063A Pending JPS5963740A (ja) | 1983-08-10 | 1983-08-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963740A (ja) |
-
1983
- 1983-08-10 JP JP58147063A patent/JPS5963740A/ja active Pending
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