JPS6222454A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関するもので、特にＭ
ＯＳ　　ＬＳＩに使用されるものである。

〔発明の技術的背景とその問題点〕

集積回路においては各素子が相互に電気的に独立である
必要があり、そのため各種の素子分離技術が用いられる
。

最も普通に使用される素子分離技術としては選択酸化法
が周知である。

第２図（ａ）〜（ｅ）はこのような選択酸化法を説明す
る工程別素子断面図であって、半導体基板１を熱酸化し
て表面に酸化ＷＡ２を形成した後、その上にＣＶＤ法等
により耐酸化性膜、例えば窒化膜（Ｓｉ３Ｎ４）３を形
成する　（第２図〈ａ〉）。次にレジスト４を間隔Ｓ３
の間口部５が形成されるようにパターニングし、このパ
ターニングされたレジスト４をマスクとして窒化膜３を
エツチング除去し、酸化ＷＡ２を露出させる（第２図（
ｂ））。続いて不純物イオン６を注入すると、窒化膜３
のない開口部５の酸化１！ｉ１２の下には反転防止用イ
オン注入領域７が形成される（第２図（Ｃ））。次にこ
の状態で酸化を行うと厚いフィールド酸化膜８が形成さ
れる（第１図（ａ））。

窒化Ｉ！！３を除去し、ゲート電極材料１０、例えば多
結晶シリコンをＣＶＤ法等で形成する。

しかしながら、このような選択酸化法においては、フィ
ールド酸化膜８の形成の際、酸化膜８の端部が窒化Ｍ３
の下にまで食い込むバーズビーク９が発生するため、最
終的な素子分離幅Ｓ４は当初の開口幅Ｓ３よりも１．０
〜１．６μｍ程度大きくなり、素子形成領域が狭くなる
という問題がある。このため、微細加工には限界があり
、高集積化は困難を伴っている。

このバーズビーク現象を防止するため埋込み酸化（ＢＯ
Ｘ　：　Ｂｕｒｒｉｅｄ　０ｘｉｄｅ　）法が提案され
ている。

これは第３図（ａ）〜（ｍ）の工程別素子断面図に詳細
に示されており、まず半導体基板１１の表面を熱酸化し
て、約４０００人の熱酸化膜１２を形成する（第３図（
ａ））。次にフォトレジストｇ１１３を形成し、所定の
マスクを使用して露光、現像を行い、素子分離領域に対
応する間隔Ｓ５を有する開口部１４を形成する（第３図
（ｂ））。

パターニングされたフォトレジスト膜１３をマスクとし
て酸化膜１２を反応性イオンエツチング（ＲＩＥ）によ
りエツチングすると開口部１４における酸化膜１２が除
去され（第３図（Ｃ））、フォトレジストを剥離した後
ＲＩＥをテーバを付けて行うと第３図（ｄ）に示すよう
な傾斜壁を有する深さ５０００〜１００００人程度０エ
ツチング部１５を得る（第３図（ｄ））。次に不純物イ
オン１６を注入すると、エツチング部１５の下にヂ１１
ネルストッパとなるイオン注入層１７が形成される。

酸化１！ｉ！１２を除去して（第３図（ｆ））、段差に
対する被覆特性（ステップカバレージ）が良いシリコン
酸化膜１８をＣＶＤ法で全面に堆積させる（第３図（ｑ
））。このときのＣｖＤ酸化膜の厚さはエツチング部１
５の深さよりも２０００〜３０００人厚くする。次にこ
の上に平坦性の良好なレジスト層１９を形成し、表面が
ほぼ平坦になるようにする（第３図（ｈ））。ここでレ
ジスト１９および酸化膜１８に対してほぼ等しいエツチ
ングレートを有するＲＩＥ２０によりエッチバックする
。ＲＩＥは被エツチング層に対してダメージを与えるの
で、エッチバックは素子領域に１０００〜２００ＯＡ零
度の酸化膜１８′を残すように止める（第３図（ｊ））
。次に酸化膜１８′をエツチングするため、素子領域に
対するダメージの少ないフッ化アンモニウム＜ＮＨ４Ｆ
）等を使用してエツチングする。この際酸化膜１８′を
素子領域で完全に除去するため多少オーバーエッチとす
るのが好ましく、素子分離領域におけるエツチング後の
酸化膜１８″の表面は素子領域の基板１の表面よりも高
さＨ３だけ低くなり、段差を生じている（第３図（ｋ）
）。なお、二重ポリシリコンゲートブＯセス等の場合に
は酸化膜のエツチングがさらに行なわれるために酸化膜
１８″の厚さはさらに減少しく第３図（Ｊ）））、素子
領域にゲート酸化膜２１が形成され、ゲート電極となる
多結晶シリコン層２２を形成した後ではＨ４＝３０００
〜４０００人の段差を生じている。

このようなりＯＸ法によればバーズビークを生じないか
ら素子分離領域の幅Ｓ６は当初のレジスト開口幅Ｓ５と
大差なく素子形成領域の狭小化を招かない。

しかしながら、ＢＯＸ法においては素子分離領域の表面
が基板面よりも段差をもって低くなるため、この段差部
に形成された配線等において断切れを生じ、あるいはゲ
ート電極ならびに配線の実効長を増加させ、特性上不利
となる。また、素子分離領域の酸化膜厚さが薄くなるた
め、基板と電極間の浮遊容置が増加し、反転電圧等を生
じて特に周辺回路にとって不利となる他、素子領域に能
動領域を形成するための拡散時に拡散マスクとして十分
に機能しないため、素子の特性に悪影響を及ぼし、さら
に段差部上に形成された層の写真食刻特性が劣化するこ
とから微細な素子形成上問題がある。

〔発明の目的〕

本発明は、こな問題を解決するためなされたもので、微
小化が可能で特性の良好な素子分離法を含む半導体装置
の製造方法を提供することを目的とする。

〔発明の概要） 上記目的達成のため、本発明においては素子形成領域に
シリコン酸化膜との間で選択比の大きい層を形成してお
き、エツチング深にこの層を選択的に除去することによ
り素子形成過程で膜厚が減少する分だけ素子分離領域の
シリコン酸化膜の表面高さをその周囲の素子形成領域よ
りも高くし、その後に素子形成領域に素子形成を行うよ
うにしでいる。このため、素子形成領域と素子分離領域
とで段差を減少させることができ、微小化および特性の
向上が可能となる。

〔発明の実施例〕

以下、図面を参照しながら本発明の一実施例を詳述する
。

第１図は本発明にかかる半導体装置の製造方法を示す工
程別素子断面図である。　　　　　　　　　　　　たま
ず、シリコン基板５１の表面を熱酸化し、厚さ１０００
〜３０００人の熱酸化膜５２を形成し、その上に多結晶
シリコン膜５３を形成する。この熱酸化ＷＡ５２および
多結晶シリコン膜５３の厚さは後に形成される素子分離
領域酸化膜がゲート電橋形成までに減少する膜厚および
素子分離領域酸化膜がエッチバック時にオーバーエッチ
される膜厚を考慮して決定される。多結晶シリコン膜５
３の上にはＣＶＤ法によりシリコン酸化膜５４を３００
０〜４０００人の厚さで形成する（第１図（ａ））。

次にレジスト５５を形成し、間隔Ｓ１の開孔部５６が形
成されるようにバターニングしく第１図（ｂ））、この
パターニングされたレジスト５５をマスクとし、ＲＩＥ
法を用いて酸化膜５４、多結晶シリコン膜５３、シリコ
ン熱酸化膜５２をエツチング除去し、シリコン基板５１
の表面を露出させ、レジスト膜５５を除去する（第１図
（Ｃ））。この状態でシリコン基板５１を酸化膜５４を
マスクとしてテーバＲＩＥを行い、３０００〜８０００
人のエツチング深さを有する孔部５７を形成する（第１
図（ｄ））。このエツチング深さはゲート電極下の素子
分離領域の必要酸化膜厚により定められる。

次に酸化膜５４を除去し、多結晶シリコン膜５３をマス
クとして不純物イオン５８を注入して孔部５７の周囲に
チャネルストッパなるイオン注入層５９を形成する（第
１図（ｅ））。

この状態で全体にステップカバレージの良い酸化膜６０
をＣＶＤ法で形成する（第１図（ｆ））。

このような膜としては例えばテトラ・エトキシ・シラン
を用いて比較的高温で堆積したものがある。

この膜厚は孔部５７の深さ、酸化膜５２および多結晶シ
リコン膜５３の厚さの合計厚以上とすればよく、例えば
５０００〜１４０００人である。

次に全面に平坦性の良いレジスｌ一層６１を形成して表
面がほぼ平坦になるようにしく第１図（ａ））　、ＲＩ
Ｅ６２によりエッチバックを行う。

このエッヂバックの際のエツチングレートはレジストお
よび酸化膜を１として多結晶シリコンを０．２程度にす
ることが可能であるから、ウェーハ内あるいはウェーハ
間における酸化膜６０のばらつきを吸収するように多結
晶シリコン膜５３の表面よりもエツチング後の酸化膜６
０’の表面が低くなるように多少オーバーエッチとし第
１図（ｈ＞の構造を得る。

次にこれを等方性のドライエツチング、例えばプラズマ
エツチングによりエツチングすると、多結晶シリコンと
シリコン酸化膜の選択比は１０：１程度であるので多結
晶シリコン膜５３が除去され（第１図（＋））、さらに
フッ化アンモニウム等を用いて基板５１の素子形成領域
表面が露出するように浸漬エツチングを行うと、基板５
１の表面よりも段差ト１１だＣノ表面高さの高い酸化膜
６０″が得られ、これが素子分離領域となる。なお、こ
の段差Ｈ１は３０００人程度８なる（第１図（ｊ））。

その後、ゲート酸化膜６３、ゲート電極および配Ｉ２層
となる多結晶シリコン膜６４等が形成されるが、これら
の形成過程において素子分離領域酸化膜６０“の膜厚は
減少し、最終的には当初のレジスト開孔幅Ｓ１とほぼ近
似した幅Ｓ２の分離幅と、素子形成領域との間でごく微
小な段差ト１２を有する素子分子！１領域６０　’が得
られる（第１図（ｋ））。

このような方法で得られた構造では素子分離領域と素子
形成領域間でほとんど段差がないため、素子能動領域や
配線の形成時にフォトリソグラフィの変換差が少なくな
る。

また、素子形成領域と素子分離領域との段差が小さいこ
とから、ゲート電極や配線の実効長が短くなって抵抗が
減少すると共に断切れを防止できる。さらに素子分離用
酸化膜の厚さを確保できるため、基板と電極間の浮遊容
量増加を防止し、拡散層形成の際のマスクとしての機能
を確実に果たす。

以上の実施例においてはシリコン酸化膜と選択比を大き
くとれる層として多結晶シリコン層を用いているが、選
択化が大きくとれるものであればこれに限ることなく各
種の膜を使用することができる。

また、エッチバックにＲＩＥを、多結晶シリコン層の除
去にプラズマエツチングを、それぞれ用いているが、前
者ではシリコン酸化膜のエツチング速度が多結晶シリコ
ンよりも大きく、後者では逆の関係となるようなもので
かつ精度の良好なものであれば何れも使用することがで
きる。

なお、メモリ半導体装置においてはセル領域と周辺回路
では素子分離に対する要求度が異なり、特に周辺回路で
は浮遊容量を少なくするため素子分離絶縁膜の厚さを確
実に確保する必要があるのに対し、セル領域では要求度
がそれほど高くないため、セル領域については従来のＢ
ＯＸ法、周辺回路については本発明の方法を併用するこ
とができる。

〔発明の効果〕

以上実施例に基づいて詳細に説明したように本発明によ
れば素子分離用酸化膜の形成領域の周囲にこの酸化膜と
の間で選択比の大きい層を将来の酸化膜の目減り分だけ
形成し、平坦化処理後にこの選択比の大きい層のみを除
去するようにしているので、素子分離領域の酸化膜の表
面を素子形成領域のゲート酸化膜の表面とほぼ同一平面
にすることができるようになり、段差に伴うパターン変
換差を減少させることができるため、半導体装置の微小
化、＾集積化を図ることができる。また、素子形成領域
と素子分離領域の段差が小さいことから配線等の信頼性
を向上させることができる。

【図面の簡単な説明】

第１図は本発明にかかる方法を示す工程別断面図、第２
図および第３図はそれぞれ従来の方法を示す工程別断面
図である。 ５１・・・基板、５２・・・酸化膜、５３・・・多結晶
シリコン膜、５４・・・シリコン酸化膜、５５・・・レ
ジスト、５７・・・開孔部、５９・・・イオン注入層、
６０．６０’　、６０”　、６０”’・・・酸化膜、６
１・・・レジスト。 出願人代理人　　佐　　藤　　−雄 １１１ＮＩＩＩＩＮＩＩＩＪＩＩＩＮＩ−６２コｆ 第１図 第１図 ｌ　ｔ　Ｉ　Ｉ　Ｉ　Ｊ　ｔ　ｌ　Ｊ　ｊ　ｉ　ｉ　ｌ
　Ｉ　ｊ　ｌ　ｌ　ｉ　ｉ　Ｉ　ｌ−６第３図 第３図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に第１のシリコン酸化膜およびシリコ
   ン酸化膜との間で選択比の大きい層を形成する工程と、 これら各層と前記半導体基板を所定の素子分離領域でエ
   ッチング除去し、前記半導体基板内に孔部を形成する工
   程と、 全体に第２のシリコン酸化膜を堆積形成する工程と、 この第２のシリコン酸化膜をエッチバックして前記シリ
   コン酸化膜との間で選択比の大きい層の表面を露出させ
   る工程と、 前記シリコン酸化膜との間で選択比の大きい層のみをエ
   ッチング除去する工程と、 前記第１および第２のシリコン酸化膜を共にエッチング
   して第１のシリコン酸化膜を除去し、前記孔部領域にの
   み素子分離用シリコン酸化膜を残存させる工程と、 前記素子分離領域外の領域に半導体素子を形成する工程
   と、 を備えた半導体装置の製造方法。 ２、半導体基板がシリコン基板である特許請求の範囲第
   １項記載の半導体装置の製造方法。 ３、シリコン酸化膜との間で選択比の大きい層が多結晶
   シリコン層である特許請求の範囲第２項記載の半導体装
   置の製造方法。 ４、素子分離領域に孔部を形成するエッチングおよびエ
   ッチバックがＲＩＥで行なわれる、特許請求の範囲第３
   項記載の半導体装置の製造方法。 ５、シリコン酸化膜との間で選択比の大きい層のエッチ
   ングがドライエッチングである特許請求の範囲第４項記
   載の半導体装置の製造方法。