JP3111961B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に互
いに交差するビット線およびワード線が設けられた半導
体装置の構造及びその製造方法に関する。
いに交差するビット線およびワード線が設けられた半導
体装置の構造及びその製造方法に関する。
【０００２】
【従来の技術】多層配線構造を有する半導体装置の従来
の代表的な製造方法として、特開平８−８３８４３号公
報記載の方法の概略を図７、８を参照して説明する。こ
こで図７は配線レイアウト、図８は断面構造をそれぞれ
示す。
の代表的な製造方法として、特開平８−８３８４３号公
報記載の方法の概略を図７、８を参照して説明する。こ
こで図７は配線レイアウト、図８は断面構造をそれぞれ
示す。
【０００３】まず半導体基板８０上にゲート絶縁膜８７
を介してワード線８６を形成し、ワード線８６の上部お
よび側壁に絶縁膜９０を形成した後、全面にシリコン窒
化膜８５、層間絶縁膜８４を順に堆積する。次にドライ
エッチングによりビットコンタクト（不図示）を形成し
た後、ビット線９１を形成する。つづいてビット線９１
の上部および側壁に絶縁膜９０を形成した後、全面にシ
リコン窒化膜８３、層間絶縁膜８２を順に堆積する。つ
づいて基板に達する容量コンタクト（コンタクトホー
ル）９２を形成する。
を介してワード線８６を形成し、ワード線８６の上部お
よび側壁に絶縁膜９０を形成した後、全面にシリコン窒
化膜８５、層間絶縁膜８４を順に堆積する。次にドライ
エッチングによりビットコンタクト（不図示）を形成し
た後、ビット線９１を形成する。つづいてビット線９１
の上部および側壁に絶縁膜９０を形成した後、全面にシ
リコン窒化膜８３、層間絶縁膜８２を順に堆積する。つ
づいて基板に達する容量コンタクト（コンタクトホー
ル）９２を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
技術には以下のような問題があった。すなわち、容量コ
ンタクト９２をエッチングにより形成する際、エッチン
グストッパであるシリコン窒化膜８３、８３が損傷して
ワード線８６やビット線９１が露出し易いという問題が
あった。
技術には以下のような問題があった。すなわち、容量コ
ンタクト９２をエッチングにより形成する際、エッチン
グストッパであるシリコン窒化膜８３、８３が損傷して
ワード線８６やビット線９１が露出し易いという問題が
あった。
【０００５】これは、容量コンタクト９２のアスペクト
比が大きく、コンタクト形成の際に２つの層間絶縁膜８
２、８４を貫かなくてはならないため、オーバーエッチ
ング量を小さくできないことによるものである。
比が大きく、コンタクト形成の際に２つの層間絶縁膜８
２、８４を貫かなくてはならないため、オーバーエッチ
ング量を小さくできないことによるものである。
【０００６】
【課題を解決するための手段】これに対し、本発明に係
る半導体装置は、容量コンタクトの形成を不要とする構
造、または容量コンタクトのアスペクト比を小さくした
構造をとることにより、上記課題を解決するものであ
る。
る半導体装置は、容量コンタクトの形成を不要とする構
造、または容量コンタクトのアスペクト比を小さくした
構造をとることにより、上記課題を解決するものであ
る。
【０００７】
【０００８】本発明に係る半導体装置は、ビット線が基
板に直接設けられているため、ビットコンタクトが不要
となる。このためワード線がビットコンタクトと短絡す
る危険が少ない。また、ワード線はビット線をまたぐよ
うに形成されている。すなわち図４に示すように、ビッ
ト線４３に対しては直接に、またはエッチングストッパ
層であるシリコン窒化膜４１を介して設けられ、半導体
基板に対しては直接に設けられている。半導体基板に対
しては、基板上のゲート絶縁膜４４が設けられた部分と
接し、これによりゲート電極としての機能を果たす。以
上のような構造を有するため、図８に示した従来の構造
において必要であった層間絶縁膜８２、８４が不要とな
り、蓄積容量電極を形成するための容量コンタクトを設
けることが不要となる。すなわち、例えば図５に示すよ
うに拡散層５４からビット線１３上部またはワード線１
４上部にかけて延在するように蓄積容量電極５３を形成
することができる。したがって、従来技術において問題
となっていた、容量コンタクト形成時のエッチングスト
ッパ層の損傷を防止することができる。また図４
（ａ）、（ｂ）からわかるように、ワード線１４とビッ
ト線１３の交差する領域においてゲート電極を兼ねるワ
ード線１４がビット線１３の上部に配置されている。こ
のため、ゲート電極の電位が素子分離膜をゲート絶縁膜
とした寄生トランジスタを動作させることを防止でき
る。すなわち、ワード線電位の昇圧によるセル間の漏れ
電流を低減することができる。
板に直接設けられているため、ビットコンタクトが不要
となる。このためワード線がビットコンタクトと短絡す
る危険が少ない。また、ワード線はビット線をまたぐよ
うに形成されている。すなわち図４に示すように、ビッ
ト線４３に対しては直接に、またはエッチングストッパ
層であるシリコン窒化膜４１を介して設けられ、半導体
基板に対しては直接に設けられている。半導体基板に対
しては、基板上のゲート絶縁膜４４が設けられた部分と
接し、これによりゲート電極としての機能を果たす。以
上のような構造を有するため、図８に示した従来の構造
において必要であった層間絶縁膜８２、８４が不要とな
り、蓄積容量電極を形成するための容量コンタクトを設
けることが不要となる。すなわち、例えば図５に示すよ
うに拡散層５４からビット線１３上部またはワード線１
４上部にかけて延在するように蓄積容量電極５３を形成
することができる。したがって、従来技術において問題
となっていた、容量コンタクト形成時のエッチングスト
ッパ層の損傷を防止することができる。また図４
（ａ）、（ｂ）からわかるように、ワード線１４とビッ
ト線１３の交差する領域においてゲート電極を兼ねるワ
ード線１４がビット線１３の上部に配置されている。こ
のため、ゲート電極の電位が素子分離膜をゲート絶縁膜
とした寄生トランジスタを動作させることを防止でき
る。すなわち、ワード線電位の昇圧によるセル間の漏れ
電流を低減することができる。
【０００９】また本発明によれば、半導体基板上に拡散
層および該拡散層と接続するビット線を形成する工程
と、該ビット線の上部および側面に第一のエッチングス
トッパ層を形成する工程と、前記半導体基板の所定箇所
にゲート絶縁膜を形成する工程と、前記ビット線をまた
ぐように、かつ前記ゲート絶縁膜と接するようにワード
線を形成する工程と、該ワード線の上部および側面に第
二のエッチングストッパ層を形成する工程と、基板全面
に多結晶シリコン層を形成した後、該多結晶シリコン層
の表面にレジストを形成し、該レジストを用い前記多結
晶シリコン層をエッチングすることにより蓄積容量電極
を形成する工程と、該蓄積容量電極の上に容量絶縁膜、
容量上部電極をこの順で形成する工程とを含むことを特
徴とする半導体装置の製造方法が提供される。
層および該拡散層と接続するビット線を形成する工程
と、該ビット線の上部および側面に第一のエッチングス
トッパ層を形成する工程と、前記半導体基板の所定箇所
にゲート絶縁膜を形成する工程と、前記ビット線をまた
ぐように、かつ前記ゲート絶縁膜と接するようにワード
線を形成する工程と、該ワード線の上部および側面に第
二のエッチングストッパ層を形成する工程と、基板全面
に多結晶シリコン層を形成した後、該多結晶シリコン層
の表面にレジストを形成し、該レジストを用い前記多結
晶シリコン層をエッチングすることにより蓄積容量電極
を形成する工程と、該蓄積容量電極の上に容量絶縁膜、
容量上部電極をこの順で形成する工程とを含むことを特
徴とする半導体装置の製造方法が提供される。
【００１０】このような製造方法によれば、ビット線が
基板に直接設けられるため、ビットコンタクトを形成す
る工程が不要となる。また、ワード線はビット線をまた
ぐように形成される。すなわち図４に示すように、ビッ
ト線１３に対しては直接に、またはエッチングストッパ
層であるシリコン窒化膜４１を介して設けられ、半導体
基板に対しては直接に設けられる。このため、図８に示
す従来の構造において必要であった層間絶縁膜８２、８
４を形成する工程が不要となり、さらに蓄積容量電極を
形成するための容量コンタクトを設けることが不要とな
る。したがって工程の短縮化を図ることができるととも
に、従来技術において問題となっていた容量コンタクト
形成時のエッチングストッパ層の損傷を防止し、半導体
装置の信頼性を向上させることができる。
基板に直接設けられるため、ビットコンタクトを形成す
る工程が不要となる。また、ワード線はビット線をまた
ぐように形成される。すなわち図４に示すように、ビッ
ト線１３に対しては直接に、またはエッチングストッパ
層であるシリコン窒化膜４１を介して設けられ、半導体
基板に対しては直接に設けられる。このため、図８に示
す従来の構造において必要であった層間絶縁膜８２、８
４を形成する工程が不要となり、さらに蓄積容量電極を
形成するための容量コンタクトを設けることが不要とな
る。したがって工程の短縮化を図ることができるととも
に、従来技術において問題となっていた容量コンタクト
形成時のエッチングストッパ層の損傷を防止し、半導体
装置の信頼性を向上させることができる。
【００１１】また本発明によれば、半導体基板上に拡散
層および該拡散層と接続するビット線を形成する工程
と、該ビット線の上部および側面に第一のエッチングス
トッパ層を形成する工程と、前記半導体基板の所定箇所
にゲート絶縁膜を形成する工程と、前記ビット線をまた
ぐように、かつ前記ゲート絶縁膜と接するようにワード
線を形成する工程と、該ワード線の上部および側面に第
二のエッチングストッパ層を形成する工程と、全面に層
間絶縁膜を形成した後、該層間絶縁膜の表面にレジスト
を形成し、該レジストを用いて前記層間絶縁膜をエッチ
ングすることにより前記半導体基板に達する容量コンタ
クトを設ける工程と、該容量コンタクトを埋めるように
全面に多結晶シリコン膜を形成した後、エッチングによ
り前記容量コンタクト内に蓄積容量電極を形成する工程
と、前記蓄積容量電極の上に容量絶縁膜、容量上部電極
をこの順で形成する工程とを含むことを特徴とする半導
体装置の製造方法が提供される。
層および該拡散層と接続するビット線を形成する工程
と、該ビット線の上部および側面に第一のエッチングス
トッパ層を形成する工程と、前記半導体基板の所定箇所
にゲート絶縁膜を形成する工程と、前記ビット線をまた
ぐように、かつ前記ゲート絶縁膜と接するようにワード
線を形成する工程と、該ワード線の上部および側面に第
二のエッチングストッパ層を形成する工程と、全面に層
間絶縁膜を形成した後、該層間絶縁膜の表面にレジスト
を形成し、該レジストを用いて前記層間絶縁膜をエッチ
ングすることにより前記半導体基板に達する容量コンタ
クトを設ける工程と、該容量コンタクトを埋めるように
全面に多結晶シリコン膜を形成した後、エッチングによ
り前記容量コンタクト内に蓄積容量電極を形成する工程
と、前記蓄積容量電極の上に容量絶縁膜、容量上部電極
をこの順で形成する工程とを含むことを特徴とする半導
体装置の製造方法が提供される。
【００１２】上記製造方法によれば、図６に示すように
拡散層６４と容量上部電極６１との間に層間絶縁膜６５
を設けることにより、セルの信号が容量上部電極５１の
電位の影響を受けることを防止し、半導体装置の信頼性
をさらに向上することができる。また、ビット線が基板
に直接設けられ、ワード線は、ビット線に対しては絶縁
膜を介し半導体基板に対してはゲート酸化膜を介して設
けられる。このため容量コンタクトのアスペクト比を低
く抑えることができ、容量コンタクト形成時のビット線
やワード線の露出を防ぐことができる。
拡散層６４と容量上部電極６１との間に層間絶縁膜６５
を設けることにより、セルの信号が容量上部電極５１の
電位の影響を受けることを防止し、半導体装置の信頼性
をさらに向上することができる。また、ビット線が基板
に直接設けられ、ワード線は、ビット線に対しては絶縁
膜を介し半導体基板に対してはゲート酸化膜を介して設
けられる。このため容量コンタクトのアスペクト比を低
く抑えることができ、容量コンタクト形成時のビット線
やワード線の露出を防ぐことができる。
【００１３】このような効果を得る観点から、上記製造
方法においては容量コンタクトのアスペクト比を好まし
くは５以下、さらに好ましくは３以下とする。なおアス
ペクト比の下限については特に制限されないが、半導体
基板と容量上部電極との間の距離を１００ｎｍ程度とる
ことが望ましいことからアスペクト比を１以上とするこ
とが好ましい。
方法においては容量コンタクトのアスペクト比を好まし
くは５以下、さらに好ましくは３以下とする。なおアス
ペクト比の下限については特に制限されないが、半導体
基板と容量上部電極との間の距離を１００ｎｍ程度とる
ことが望ましいことからアスペクト比を１以上とするこ
とが好ましい。
【００１４】
【発明の実施の形態】本発明に係る半導体装置におい
て、ビット線の周囲およびワード線の周囲にエッチング
ストッパ層を設けることが好ましい。エッチングストッ
パ層とは、ゲート絶縁膜や層間絶縁膜を構成するシリコ
ン酸化膜よりもエッチング速度が遅く、また蓄積容量電
極を構成する多結晶シリコン層よりもエッチング速度が
遅い材料からなる層をいう。このような層を設けること
で、多結晶シリコンのエッチングにより蓄積容量電極を
形成する際、あるいは層間絶縁膜に容量コンタクトを形
成する際に、ビット線やワード線が露出することを防止
でき、半導体装置の信頼性を向上させることができる。
エッチングストッパ層には、十分なエッチング比が得ら
れることから、窒化シリコン膜を用いることが好まし
い。
て、ビット線の周囲およびワード線の周囲にエッチング
ストッパ層を設けることが好ましい。エッチングストッ
パ層とは、ゲート絶縁膜や層間絶縁膜を構成するシリコ
ン酸化膜よりもエッチング速度が遅く、また蓄積容量電
極を構成する多結晶シリコン層よりもエッチング速度が
遅い材料からなる層をいう。このような層を設けること
で、多結晶シリコンのエッチングにより蓄積容量電極を
形成する際、あるいは層間絶縁膜に容量コンタクトを形
成する際に、ビット線やワード線が露出することを防止
でき、半導体装置の信頼性を向上させることができる。
エッチングストッパ層には、十分なエッチング比が得ら
れることから、窒化シリコン膜を用いることが好まし
い。
【００１５】本発明に係る半導体装置において、容量上
部電極は、拡散層に対し、層間絶縁膜または蓄積容量電
極のいずれかを介して設けられることが好ましい。図６
に示すように拡散層６４と容量上部電極６１との間に層
間絶縁膜６５を設けることにより、セルの信号が容量上
部電極６１の電位の影響を受けることを防止し、半導体
装置の信頼性をさらに向上させることができるからであ
る。
部電極は、拡散層に対し、層間絶縁膜または蓄積容量電
極のいずれかを介して設けられることが好ましい。図６
に示すように拡散層６４と容量上部電極６１との間に層
間絶縁膜６５を設けることにより、セルの信号が容量上
部電極６１の電位の影響を受けることを防止し、半導体
装置の信頼性をさらに向上させることができるからであ
る。
【００１６】
【実施例】（実施例１）本発明の半導体装置の製造方法
の一例を図１〜５を参照して説明する。この半導体装置
は、図４に示すＡ−Ａ’断面、およびＢ−Ｂ’断面から
わかるように、ワード線１４が、ビット線１３をまたぐ
ように、かつゲート絶縁膜３３と接するように形成され
ている。
の一例を図１〜５を参照して説明する。この半導体装置
は、図４に示すＡ−Ａ’断面、およびＢ−Ｂ’断面から
わかるように、ワード線１４が、ビット線１３をまたぐ
ように、かつゲート絶縁膜３３と接するように形成され
ている。
【００１７】まず既知の方法によって素子分離領域が既
に形成されたｐ型シリコン半導体基板２４上に、リンを
１０21ｃｍ-3程度含んだ多結晶シリコンを気相成長（Ｃ
ＶＤ）法で２００ｎｍ程度堆積し、更にシリコン酸化膜
よりエッチング速度の遅い絶縁膜、例えばシリコン窒化
膜２１を減圧ＣＶＤ法によって５０ｎｍ程度堆積する。
次いでフォトリソグラフィ技術によりパターニングされ
た図示しないレジストをマスクに反応性イオンエッチン
グ（ＲＩＥ）でシリコン窒化膜２１と多結晶シリコンを
エッチングし、ビット線１３を形成する。８００℃６０
分程度の熱処理によって多結晶シリコン中のリンを半導
体基板表面に拡散させ、拡散層２５を形成する（図２
（ａ）、（ｂ））。この熱処理はこの時点以降であれば
何時行っても良い。
に形成されたｐ型シリコン半導体基板２４上に、リンを
１０21ｃｍ-3程度含んだ多結晶シリコンを気相成長（Ｃ
ＶＤ）法で２００ｎｍ程度堆積し、更にシリコン酸化膜
よりエッチング速度の遅い絶縁膜、例えばシリコン窒化
膜２１を減圧ＣＶＤ法によって５０ｎｍ程度堆積する。
次いでフォトリソグラフィ技術によりパターニングされ
た図示しないレジストをマスクに反応性イオンエッチン
グ（ＲＩＥ）でシリコン窒化膜２１と多結晶シリコンを
エッチングし、ビット線１３を形成する。８００℃６０
分程度の熱処理によって多結晶シリコン中のリンを半導
体基板表面に拡散させ、拡散層２５を形成する（図２
（ａ）、（ｂ））。この熱処理はこの時点以降であれば
何時行っても良い。
【００１８】次に減圧ＣＶＤ法によってシリコン窒化膜
２６を８０ｎｍ程度堆積した後、ＲＩＥによりエッチバ
ックし、ビット線に側壁を形成する（図２（ｃ）、
（ｄ））。
２６を８０ｎｍ程度堆積した後、ＲＩＥによりエッチバ
ックし、ビット線に側壁を形成する（図２（ｃ）、
（ｄ））。
【００１９】つづいてトランジスタのしきい値調整のた
めのイオン注入（図示してない）を行い、熱処理によっ
て半導体基板の露出した表面にゲート絶縁膜３３となる
シリコン酸化膜を６ｎｍ程度形成する。多結晶シリコン
をＣＶＤ法で１５０ｎｍ程度堆積し、更にシリコン酸化
膜よりエッチング速度の遅い絶縁膜、例えばシリコン窒
化膜を減圧ＣＶＤ法によって５０ｎｍ程度堆積する。フ
ォトリソグラフィ技術によりパターニングされた図示し
ないレジストをマスクにＲＩＥによりシリコン窒化膜３
１と多結晶シリコンをエッチングし、ワード線１４を形
成する（図３（ａ）、（ｂ）、（ｃ））。トランジスタ
のソース・ドレインとなる半導体基板表面にゲート絶縁
膜越しにイオン注入を行う。例えば、イオン種はリン、
エネルギーは２０ｋｅＶ、濃度は２×１０15ｃｍ-2程度
とする。
めのイオン注入（図示してない）を行い、熱処理によっ
て半導体基板の露出した表面にゲート絶縁膜３３となる
シリコン酸化膜を６ｎｍ程度形成する。多結晶シリコン
をＣＶＤ法で１５０ｎｍ程度堆積し、更にシリコン酸化
膜よりエッチング速度の遅い絶縁膜、例えばシリコン窒
化膜を減圧ＣＶＤ法によって５０ｎｍ程度堆積する。フ
ォトリソグラフィ技術によりパターニングされた図示し
ないレジストをマスクにＲＩＥによりシリコン窒化膜３
１と多結晶シリコンをエッチングし、ワード線１４を形
成する（図３（ａ）、（ｂ）、（ｃ））。トランジスタ
のソース・ドレインとなる半導体基板表面にゲート絶縁
膜越しにイオン注入を行う。例えば、イオン種はリン、
エネルギーは２０ｋｅＶ、濃度は２×１０15ｃｍ-2程度
とする。
【００２０】次に減圧ＣＶＤ法によってシリコン窒化膜
を８０ｎｍ程度堆積した後、ＲＩＥによりエッチバック
し、ワード線１４にシリコン窒化膜４１からなる側壁を
形成する（図４（ａ）、（ｂ）、（ｃ））。この時、ビ
ット線１３の側壁にも更に側壁が形成される（図４
（ｄ））。
を８０ｎｍ程度堆積した後、ＲＩＥによりエッチバック
し、ワード線１４にシリコン窒化膜４１からなる側壁を
形成する（図４（ａ）、（ｂ）、（ｃ））。この時、ビ
ット線１３の側壁にも更に側壁が形成される（図４
（ｄ））。
【００２１】次に、ゲート絶縁膜４４のうち露出してい
る部分をウェットエッチかまたはＲＩＥでエッチングす
る。全面エッチングでなくても、フォトリソグラフィ技
術によりパターニングされたレジストをマスクにエッチ
ングしても、勿論良い。次いでリンを１０21ｃｍ-3程度
含んだ多結晶シリコンをＣＶＤ法で６００ｎｍ程度堆積
し、フォトリソグラフィ技術によりパターニングされた
図示しないレジストをマスクにＲＩＥで多結晶シリコン
をエッチングして、蓄積容量電極５３を形成する。また
シリコン窒化膜を減圧ＣＶＤ法で８ｎｍ程度堆積して容
量絶縁膜５２とし、その上に多結晶シリコンをＣＶＤ法
によって２００ｎｍ程度堆積し、容量上部電極５１とす
る（図５（ａ）、（ｂ））。
る部分をウェットエッチかまたはＲＩＥでエッチングす
る。全面エッチングでなくても、フォトリソグラフィ技
術によりパターニングされたレジストをマスクにエッチ
ングしても、勿論良い。次いでリンを１０21ｃｍ-3程度
含んだ多結晶シリコンをＣＶＤ法で６００ｎｍ程度堆積
し、フォトリソグラフィ技術によりパターニングされた
図示しないレジストをマスクにＲＩＥで多結晶シリコン
をエッチングして、蓄積容量電極５３を形成する。また
シリコン窒化膜を減圧ＣＶＤ法で８ｎｍ程度堆積して容
量絶縁膜５２とし、その上に多結晶シリコンをＣＶＤ法
によって２００ｎｍ程度堆積し、容量上部電極５１とす
る（図５（ａ）、（ｂ））。
【００２２】以上示した半導体の製造方法は容量コンタ
クトの形成を不要とするため、容量コンタクト形成時の
ワード線１４やビット線１３の損傷の問題が解消され
る。
クトの形成を不要とするため、容量コンタクト形成時の
ワード線１４やビット線１３の損傷の問題が解消され
る。
【００２３】尚、本実施例において、従来技術と同様に
ビット線およびワード線の周りの絶縁膜としてシリコン
酸化膜を用い、ビット線およびワード線の上部の絶縁膜
としてシリコン窒化膜を用いてもよい。
ビット線およびワード線の周りの絶縁膜としてシリコン
酸化膜を用い、ビット線およびワード線の上部の絶縁膜
としてシリコン窒化膜を用いてもよい。
【００２４】（実施例２）実施例１では、図５（ａ）の
中央部分において、拡散層５４と容量上部電極５１とが
容量絶縁膜５２を介して向かい合っている。このためセ
ルの信号が容量上部電極５１の電位の影響を受け易く、
電気特性上好ましくない影響を与える場合がある。
中央部分において、拡散層５４と容量上部電極５１とが
容量絶縁膜５２を介して向かい合っている。このためセ
ルの信号が容量上部電極５１の電位の影響を受け易く、
電気特性上好ましくない影響を与える場合がある。
【００２５】そこで本実施例では、図６に示すように拡
散層６４と容量上部電極６１との間に層間絶縁膜６５を
設けることにより、セルの信号が容量上部電極６１の電
位の影響を受けることを防止し、半導体装置の信頼性を
さらに向上させている。
散層６４と容量上部電極６１との間に層間絶縁膜６５を
設けることにより、セルの信号が容量上部電極６１の電
位の影響を受けることを防止し、半導体装置の信頼性を
さらに向上させている。
【００２６】以下、図６に示す構造の半導体装置の製造
方法について説明する。実施例１における図４の工程ま
では同様である。この後に、ＣＶＤ法によってシリコン
酸化膜等の層間絶縁膜６５をワード線１４の線間が埋ま
る程度堆積し、フォトリソグラフィ技術によりパターニ
ングされた不図示のレジストをマスクに、ＲＩＥにより
層間絶縁膜をエッチングして半導体基板を露出させ、容
量コンタクト６６を形成する。この時、ビット線（不図
示）とワード線１４はシリコン窒化膜４１で覆われてい
るので、レジストの位置が多少ずれていてもビット線や
ワード線１４が露出することはない。ついでリンを１０
21ｃｍ-3程度含んだ多結晶シリコンをＣＶＤ法で６００
ｎｍ程度堆積し、フォトリソグラフィ技術によりパター
ニングされたレジスト（不図示）をマスクにＲＩＥで多
結晶シリコンをエッチングし、蓄積容量電極６３を形成
する。その後シリコン窒化膜等の容量絶縁膜６２を減圧
ＣＶＤ法で８ｎｍ程度堆積した後、多結晶シリコンをＣ
ＶＤ法によって２００ｎｍ程度堆積して容量上部電極６
１を形成する。以上のような工程により図６に示す構造
の半導体装置が作製される。
方法について説明する。実施例１における図４の工程ま
では同様である。この後に、ＣＶＤ法によってシリコン
酸化膜等の層間絶縁膜６５をワード線１４の線間が埋ま
る程度堆積し、フォトリソグラフィ技術によりパターニ
ングされた不図示のレジストをマスクに、ＲＩＥにより
層間絶縁膜をエッチングして半導体基板を露出させ、容
量コンタクト６６を形成する。この時、ビット線（不図
示）とワード線１４はシリコン窒化膜４１で覆われてい
るので、レジストの位置が多少ずれていてもビット線や
ワード線１４が露出することはない。ついでリンを１０
21ｃｍ-3程度含んだ多結晶シリコンをＣＶＤ法で６００
ｎｍ程度堆積し、フォトリソグラフィ技術によりパター
ニングされたレジスト（不図示）をマスクにＲＩＥで多
結晶シリコンをエッチングし、蓄積容量電極６３を形成
する。その後シリコン窒化膜等の容量絶縁膜６２を減圧
ＣＶＤ法で８ｎｍ程度堆積した後、多結晶シリコンをＣ
ＶＤ法によって２００ｎｍ程度堆積して容量上部電極６
１を形成する。以上のような工程により図６に示す構造
の半導体装置が作製される。
【００２７】
【発明の効果】以上説明したように本発明によれば、容
量コンタクトの形成が不要であるか、または容量コンタ
クトのアスペクト比を小さくすることができるため、エ
ッチングストッパの損傷を防ぎ、ビット線やワード線の
露出を防止することができる。
量コンタクトの形成が不要であるか、または容量コンタ
クトのアスペクト比を小さくすることができるため、エ
ッチングストッパの損傷を防ぎ、ビット線やワード線の
露出を防止することができる。
【００２８】また本発明に係る半導体装置は、ゲート電
極を兼ねるワード線がビット線の上に配置されているた
め、ゲート電極の電位が素子分離膜をゲート絶縁膜とし
た寄生トランジスタを動作させることを防止できる。す
なわち、ワード線電位の昇圧によるセル間の漏れ電流を
低減し、半導体装置の信頼性を更に向上させることがで
きる。
極を兼ねるワード線がビット線の上に配置されているた
め、ゲート電極の電位が素子分離膜をゲート絶縁膜とし
た寄生トランジスタを動作させることを防止できる。す
なわち、ワード線電位の昇圧によるセル間の漏れ電流を
低減し、半導体装置の信頼性を更に向上させることがで
きる。
【００２９】また本発明において、容量上部電極を、拡
散層に対し、層間絶縁膜または蓄積容量電極のいずれか
を介して設けることにより、容量上部電極の電位がセル
の信号に対して影響を及ぼすことを防止し、半導体装置
の信頼性をさらに向上させることができる。
散層に対し、層間絶縁膜または蓄積容量電極のいずれか
を介して設けることにより、容量上部電極の電位がセル
の信号に対して影響を及ぼすことを防止し、半導体装置
の信頼性をさらに向上させることができる。
【００３０】またビット線をワード線より先に形成する
ため、ビットコンタクトのためのフォトリソグラフィを
行わなくて済み、ワード線がビットコンタクトと短絡す
ることを防止することができる。
ため、ビットコンタクトのためのフォトリソグラフィを
行わなくて済み、ワード線がビットコンタクトと短絡す
ることを防止することができる。
【図1】本発明の半導体装置の一例を示す上面図であ
る。
る。
【図2】本発明の半導体装置の製造方法を説明するため
の模式的工程断面図である。
の模式的工程断面図である。
【図3】本発明の半導体装置の製造方法を説明するため
の模式的工程断面図である。
の模式的工程断面図である。
【図4】本発明の半導体装置の製造方法を説明するため
の模式的工程断面図である。
の模式的工程断面図である。
【図5】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図6】本発明の半導体装置の他の例を示す断面図であ
る。
る。
【図7】従来の半導体装置の一例を示す上面図である。
【図8】従来の半導体装置の一例を示す断面図である。
１１ 拡散層 １２ 素子分離領域 １３ ビット線 １４ ワード線 ２１ シリコン窒化膜 ２３ 素子分離領域 ２４ 半導体基板 ２５ 拡散層 ２６ シリコン窒化膜 ３１ シリコン窒化膜 ３３ ゲート絶縁膜 ３５ 拡散層 ４１ シリコン窒化膜 ４４ ゲート絶縁膜 ５１ 容量上部電極 ５２ 容量絶縁膜 ５３ 蓄積容量電極 ５４ 拡散層 ６１ 容量上部電極 ６２ 容量絶縁膜 ６３ 蓄積容量電極 ６４ 拡散層 ６５ 層間絶縁膜 ６６ 容量コンタクト ７１ ビット線 ７２ ワード線 ７３ コンタクトホール（容量コンタクト） ８１ レジスト ８２ 層間絶縁膜 ８３ シリコン窒化膜 ８４ 層間絶縁膜 ８５ シリコン窒化膜 ８６ ワード線 ８７ ゲート絶縁膜 ８８ 半導体基板 ８９ 素子分離領域 ９０ 絶縁膜 ９１ ビット線 ９２ 容量コンタクト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/306 H01L 21/8242
Claims (4)
- 【請求項１】 半導体基板上に拡散層および該拡散層と
接続するビット線を形成する工程と、 該ビット線の上部および側面に第一のエッチングストッ
パ層を形成する工程と、前記半導体基板の所定箇所にゲ
ート絶縁膜を形成する工程と、 前記ビット線をまたぐように、かつ前記ゲート絶縁膜と
接するようにワード線を形成する工程と、 該ワード線の上部および側面に第二のエッチングストッ
パ層を形成する工程と、基板全面に多結晶シリコン層を
形成した後、該多結晶シリコン層の表面にレジストを形
成し、該レジストを用い前記多結晶シリコン層をエッチ
ングすることにより蓄積容量電極を形成する工程と、 該蓄積容量電極の上に容量絶縁膜、容量上部電極をこの
順で形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体基板上に拡散層および該拡散層と
接続するビット線を形成する工程と、 該ビット線の上部および側面に第一のエッチングストッ
パ層を形成する工程と、前記半導体基板の所定箇所にゲ
ート絶縁膜を形成する工程と、 前記ビット線をまたぐように、かつ前記ゲート絶縁膜と
接するようにワード線を形成する工程と、 該ワード線の上部および側面に第二のエッチングストッ
パ層を形成する工程と、全面に層間絶縁膜を形成した
後、該層間絶縁膜の表面にレジストを形成し、該レジス
トを用いて前記層間絶縁膜をエッチングすることにより
前記半導体基板に達する容量コンタクトを設ける工程
と、 該容量コンタクトを埋めるように全面に多晶シリコン膜
を形成した後、エッチングにより前記容量コンタクト内
に蓄積容量電極を形成する工程と、 前記蓄積容量電極の上に容量絶縁膜、容量上部電極をこ
の順で形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項３】 前記容量コンタクトのアスペクト比が５
以下である請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記エッチングストッパ層が窒化シリコ
ン膜である請求項１乃至３いずれかに記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003069A JP3111961B2 (ja) | 1998-01-09 | 1998-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003069A JP3111961B2 (ja) | 1998-01-09 | 1998-01-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11204756A JPH11204756A (ja) | 1999-07-30 |
| JP3111961B2 true JP3111961B2 (ja) | 2000-11-27 |
Family
ID=11547056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10003069A Expired - Fee Related JP3111961B2 (ja) | 1998-01-09 | 1998-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111961B2 (ja) |
-
1998
- 1998-01-09 JP JP10003069A patent/JP3111961B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11204756A (ja) | 1999-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |