JPH02106958A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特にキャパシタ（容量素
子）を備えた半導体記憶装置の高集積化に関する。

〔従来の技術〕

半導体ＬＳＩ、特にｄ−ＲＡＭ（ダイナミックランダム
　アクセス　メモリ）の高集積化は目覚ましい速度で実
現されている。

このような集積化は、主に素子寸法の微細化により達成
されてきた。その際キャパシタ面積も、メモリセル面積
にほぼ比例して世代ごとに約４０％に縮小されてきた。

その結果、キャパシタ容量が減少し信号対雑音比＜Ｓｌ
Ｎ比）の低下や、α線による信号反転（いわゆるソフト
エラー）等の弊害が顕在化し、信頼性の上で大きな問題
となってきた。

この問題を解決するために考案されたのが、特開昭５３
−４４８３号において論じられている積層型キャパシタ
および、特開昭５８−１３７２４５号において論じられ
ている溝型キャパシタである。

積層型キャパシタは、その一部がＭＯＳトランジスタ上
部に重なるように形成されている。また、溝型キャパシ
タは、溝の側面をキャパシタとして利用するように形成
されている。その結果双方ともキャパシタ面積を大きく
することができ、実効的なキャパシタ容量を大きくでき
る利点があった。

〔発明が解決しようとする課題〕 しかし、積層型キャパシタや溝型キャパシタを用いても
、６４Ｍビット以上のｄ　−ＲＡＭを実現することは困
難な状況になってきた。

第４図に示すように、積層型キャパシタにおいては、隣
接するキャパシタがあるため、ある程度の平面面積以上
には大きくできない。そのため、微細化により高集積化
を図ろうとするとキャパシタ面積が減少し、容量も小さ
くなってしまう。したがって、有効面積の増大を図るた
めには蓄積電極を厚くせざるをえなくなるが、蓄積電極
を厚く形成すると段差が大きくなるため、その後の配線
形成工程の際に問題を生じる。

また、第５図に示したように、溝型キャパシタにおいて
も微細化によりキャパシタ面積が小さくなるので、容量
を確保するためには溝を深くしなければならない。しか
し、溝を深くしようとすると加工が困難になり、キャパ
シタ絶縁膜の信頼性が低下するという問題があった。

〔課題を解決するための手段〕

上記目的は、積層型キャパシタと溝型キャパシタを併用
し、積層型キャパシタを有するメモリセルと溝型キャパ
シタを有するセルとを作り分けることで達成できる。そ
の際、積層型キャパシタを形成する前にデータ線を形成
するとより一層効果的である。

〔作用〕

ＭＪｆｌ型キャパシタと溝型キャパシタを併用しメモリ
セルを作り分けると、積層型キャパシタ、溝型キャパシ
タのいずれにおいても２セル分の領域を用いることがで
きる。

その結果、蓄積電極を厚くしたり、溝を深く【ノたすし
なくとも容量を確保することができるので。

歩留り、信頼性の高い半導体装置を形成することができ
る。

〔実施例〕

以下、本発明の第１の実施例を第１１図、第２（−およ
び第３図を用いて説明する。

第１図は、積層型キャパシタ及び、溝型キャパシタ併用
したｄ−ＲＡＭの断面構造図である。また第２図及び第
３図は平面レイアウトの概要図である。

まず、Ｐ型、比抵抗１０Ω・■のシリコン基板１に周知
のリソグラフィー技術とドライエツチング技術を用いて
、幅１．５μｍ、深さ０．５μｍの素子分離溝２３を形
成する。次いで熱酸化法により１５ｎｍの５ｉＯｚ膜を
形成した後、減圧化学気相成長法を用いて約１．０μｍ
の５ｉ０２膜２を堆積する。次いで、ドライエツチング
により５ｉＯｚ膜２をシリコン基板１表面までエッチバ
ックして、素子分離領域の形成を完了する。

次いで、熱酸化法により厚さ２０ｎｍのＳｉＯ２膜を形
成した後、減圧化学気相成長法により３０ｎｍの５１ｇ
Ｎａ膜と、１．０ｐｍの５ｉ０２膜を堆積する。

次に、周知のリソグラフィー技術とドライエツチング技
術を用いて、パターンニングを行い、シリコン溝１９形
成のマスクとする。

次いで、５ｉＯｚ膜、Ｓｉ３Ｎ４膜、熱５ｉＯｚ膜の三
層膜をマスクとしてシリコン基板１に、径０．８μｍφ
　、深さ３μｍのシリコン溝１９をドライエツチングに
より形成する。

次いで、減圧化学気相成長法により厚さ０．１μｍの５
ｉｆｔ膜２２を全面に堆積した後、全面異方性ドライエ
ツチングにより、溝側壁部のみに溝内絶縁膜２２を形成
する。

次にイオン打ち込み法により、リンを溝底部に打ち込み
、拡散層６を形成する。本実施例においては、溝底部に
形成された拡散層６は、隣接する溝底部の拡散層６と電
気的に接続されるように形成した。

次いで、ＣＤＶ法を用いてリンをドーピングしなからシ
リコン膜１４を０．１５μｍの厚さに堆積し、続いてホ
トレジストを、４μｍの厚さに回転塗布する。次にホト
レジストを０２プラズマ中でエッチバックして、溝内に
のみレジストを残す。

本実施例においては、レジスト表面が、シリコン基板１
表面より１μｍ低くなるようにした。

次いで、全面ドライエツチングによりシリコン膜をエツ
チングして、第１のプレート電極１４を形成した６次い
で第１のプレート電極表面を洗浄した後、第１のキャパ
シタ絶縁膜１３を形成する。

本実施例では、第１のキャパシタ絶縁膜１３を次のよう
にして形成した。まず、８５０℃、１気圧のＮ　Ｈｓ雰
囲気中で２０分間熱処理することにより第１のプレート
電極１４上に薄い熱窒化膜を形成する。その後、減圧化
学気相成長法により約５ｎｍの窒化シリコン膜を形成し
、さらに８５０℃におけるステイーム酸化法を用いて該
窒化シリコン膜表面に酸化シリコン膜を形成することに
より、第１のキャパシタ絶縁膜１３の形成を完了した。

容量測定から求めた該第１のキャパシタ絶縁膜１３の酸
化膜厚換算の厚さは７ｎｍであった。

なお、上記窒化シリコン膜および酸化シリコン膜の厚さ
が種々に異なるもの（最後の熱酸化を行っていないもの
も含む）、およびＴａｚＯ１１膜。

ＡＱｘＯ♂膜あるいは、これらを含む積層膜についても
良好な結果が得られた。さらに、ランプを用いて短時間
に形成した熱酸化膜も信頼性に優れていた。

次に、減圧化学気相成長法により、リンをドーピングし
なからシリコン膜を約０．３μｍの厚さに堆積する。さ
らに該シリコン膜をドライエツチングによりエッチバッ
クする。本実施例では、シリコン１模の表面がシリコン
基板１表面より０．３μｍ低くなるようにした。

次いで、ウェットエツチングにより、溝側壁の第１のキ
ャパシタ絶縁Ｉｔ＠　ｌ　３と溝内絶縁膜２２を除去し
て、溝側壁のシリコン基板１を露出させる。

この後、減圧化学気相成長法により、リンをドーピング
しなからシリコン膜を約０．５μｍの厚さに堆積し、ド
ライエツチングによりエッチバックを行い、第１の蓄積
電極１２を形成し、溝型キャパシタの形成を完了する。

この後、第１のＶ４積電極表面を熱酸化して、５ｉ０２
膜を形成し層間絶縁膜とした。さらにジノコン基板１表
面の５ｉａＮ番膜と５ｉＯｚ膜をウェットエツチングに
より除去する。

この後、公知の技術を用いて、ゲート酸化ｗＪ７、ワー
ド線８．拡散層３，４，５、および層間絶縁膜９から成
るＭｏＳトラジスタまでを形成する。

次に、減圧化学気相成長法により厚さ０．１５μｍの５
ｉＯｚ膜を堆積させた後、拡散層４及び、拡散層５の一
部を露出させるための第２蓄積電極接続孔２０と導電膜
接続孔２４を形成する。

次いで、減圧化学気相成長法により、リンをドーピング
しなからシリコン膜を０．４μｍの厚さに堆積した後、
リソグラフィー及びドライエツチング技術により導電膜
１１、第２蓄積電極１５を形成する６次いで、第２蓄積
電極１５の表面を洗浄した後、第２キヤパシタ絶縁膜１
６を形成する。

本実施例においては、第２のキャパシタ絶縁膜１６を次
のようにして形成した。まず、８５０℃のＮ　Ｈａ雰囲
気中で２０分間熱処理を行い、薄い熱窒化膜を形成した
。その後、減圧化学気相成長法により約８　ｎ　ｍの窒
化シリコン膜を形成し。

９００℃、７気圧の高圧ステイーム酸化法を用いて該窒
化シリコン表面に酸化シリコン膜を形成することにより
、第２のキャパシタ絶縁膜１６の形成を完了する。容量
測定から求めた該第２のキャバシタ絶縁膜１６の酸化膜
換算の厚さは１０ｎｍであった。ここでも、第１のキャ
パシタ絶縁膜１３に適用した種々の絶縁膜を用いること
も可能である。

次に、減圧化学気相成長法を用いてシリコン膜を厚さ０
．１５μｍ堆積した後１通常のリソグラフィーおよびド
ライエツチング技術により、第２のプレート電極１７を
形成して、第２のキャパシタ形成を完了した。

次いで、減圧化学気相成長法により層間絶縁膜１０とな
る５ｉＯｚ膜を厚さ０．３μｍ堆積した後、リソグラフ
ィーおよびドライエツチング技術により、導電［１１の
一部が露出するようなデータ線接続孔２１を形成する。

最後にデータ線１８を形成した後、メモリアレー周辺で
、第１のプレート電極１４と第２のプレート電極１７を
接続して、本発明の半導体装置が完成する。なお、本実
施例においては、１ビット当りのキャパシタ容量は積層
型キャパシタでは、４３ｆＦ、また、溝型キャパシタに
おいては、４５ｆＦであった。本実施例においては、隣
接するキャパシタが、平面的に重複するように形成され
ており、その結果このように大容量を実現することがで
きた。

次に第６図および第７図を用いて、本発明の第２の実施
例を説明する。

第６図は、本実施例の断面構造図をまた、第７図には、
その平面レイアウト図を示した。

まず、実施例１で記述したように、公報の技術を用いて
トレンチアイソレーション、第１のキャパシタである溝
型キャパシタおよびＭＯＳトランジスタまでを形成する
。ついで、減圧化学気相成長法を用いて、５ｉＯｚ膜を
厚さ０．１５μｍ堆積した後１周知のリソグラフィーお
よびドライエツチング技術を用いて、拡散層５の一部を
露出させるためのデータ線接続孔２１を形成する。

ついで、データ線１８を形成した後、減圧化学気相成長
法を用いてＳｉＯ２膜を０．３μｍの厚さに堆積しリソ
グラフィー及びドライエツチング技術を用いてパターン
ニングを行う。

次に、拡散層４の一部が露出するように第２蓄積電極接
続孔２０を形成した後、減圧化学気相成長法により、シ
リコン膜を厚さ０．３μｍ堆積する。この後、リソグラ
フィー及びドライエツチング技術を用いて、第２蓄積電
極１５を形成した。

本実施例によれば、第２の蓄積電極を、データ線上部ま
で広げることができるので、第２キヤパシタいわゆる積
層型キャパシタの容量をさらに大きくすることが可能と
なる。

次に、第２のキャパシタ絶縁膜、第２プレート電極を形
成して本発明の半導体装置が完成する。

次に第８図を用いて、本発明の第３の実施例を説明する
。第８図は、本実施例の平面レイアウトの概要図である
。

本実施例においては、１本のデータ線３７−２にトラン
ジスタを介して接続された電荷蓄積用キャパシタが同じ
構造になるようにレイアウトしである。また、該データ
線３７−２に接続されたダミーセルが、該データ線３７
−２と隣接するデータ線３７−１にトランジスタを介し
て接続された電荷蓄積用キャパシタと同じ構造になるよ
うにレイアウトした。このようなレイアウトにすること
で、積層型キャパシタと溝型キャパシタの容量が多少異
なっても、ダミーセルに接続されたキャパシタ容量も同
じ比率で変動するので、信頼性が向上する。

〔発明の効果〕

以上述べたように、本発明によれば、同じ平面面積でも
、キャパシタ容量を大きくすることができるので、ＬＳ
Ｉ、特にｄ　−ＲＡＭの集積度が向上する。

【図面の簡単な説明】

第１図、第６図は、本発明の実施例を示す断面概略図、
第２図、第３図、第７図、第８図は、本発明の実施例を
示すレイアウト図、第４図、第５図は、従来構造の半導
体装置の断面概略図である。 １・・・シリコン基板、２・・・素子分離絶縁膜、３．
．４゜５．６・・・拡散層、７・・・ゲート酸化膜、８
・・・ワード線、９．１０・・・層間絶縁膜、１１・・
・導電膜、１２・・・第１Ｍ積電極、１３・・・第１キ
ヤパシタ絶縁膜。 弄 図 ６テ パー７ 茅 図 蒜彩に蜘軸烈 プーｙ球

Claims (1)

1. 【特許請求の範囲】 １、一つのスイッチング用トランジスタと、一つの電荷
   蓄積用キャパシタを最小単位とする半導体装置において
   、該最小単位を構成するキャパシタが２種類以上存在す
   ることを特徴とする半導体装置。 ２、上記電荷蓄積用キャパシタが、隣接する電荷蓄積用
   キャパシタと平面的に重なる部分を持つことを特徴とす
   る特許請求の範囲第１項記載の半導体装置。 ３、上記隣接する電荷蓄積用キャパシタのうちの、一方
   のキャパシタの少なくとも一部がワード線上部に形成さ
   れ、もう一方の電荷蓄積用キャパシタの少なくとも一部
   が、ワード線の下部に形成されていることを特徴とする
   特許請求の範囲第１項ないし第２項記載の半導体装置。 ４、上記隣接する電荷蓄積用キャパシタのうちの一方の
   蓄積電極層の少なくとも一部が、データ線上部に形成さ
   れていることを特徴とする特許請求の範囲第１項ないし
   第３項記載の半導体装置。 ５、１つのデータ線にトランジスタを介して接続された
   電荷蓄積用キャパシタが同じ構造から成り、該データ線
   にトランジスタを介して接続された情報判定用キャパシ
   タが、該データ線と隣接するデータ線にトランジスタを
   介して接続された電荷蓄積用キャパシタと同じ構造から
   成ることを特徴とする特許請求の範囲第１項ないし第４
   項記載の半導体装置。