DE10134101A1 - Integrierter Halbleiterspeicher und Herstellungsverfahren - Google Patents

Integrierter Halbleiterspeicher und Herstellungsverfahren

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Abstract

Bei integrierten Halbleiterspeichern wird die Fläche, die eine Speicherzelle auf einem Halbleitersubstrat (3) einnimmt, stets so klein wie möglich gehalten, um möglichst viele Speicherzellen auf der Fläche des Substrats unterbringen zu können. Erfindungsgemäß werden Wort- oder Bitleitungen (5, 6) als Leitungspaare (4) aus zwei übereinander im Substrat verlaufenden Leitungen angeordnet, wodurch auf engem Raum zwei Speicherzellen (8, 9) in unterschiedlichen Substrattiefen kontaktiert werden können. Vorzugsweise werden außerdem die Speicherzellen (8, 9) in Zellenpaaren (16), deren eine Speicherzelle (8) jeweils an eine obere Bitleitung (6) und deren andere Speicherzelle (9) jeweils an eine untere Bitleitung (5) angeschlossen ist, auf dem Substrat angeordnet. In dieser Weise angeordnete und gestapelte Speicherzellen benötigen weniger Substratfläche als herkömmliche Speicherzellen.

Description

  • Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einer Vielzahl von Speicherzellen, die in einer ersten Richtung parallel zur Oberfläche eines Halbleitersubstrats reihenweise an Wortleitungen und in einer zweiten Richtung parallel zur Oberfläche des Halbleitersubstrats reihenweise an Bitleitungen angeschlossen sind. Die Erfindung betrifft ferner ein Verfahren zur Herstellung eines integrierten Halbleiterspeichers.
  • Integrierte Halbleiterspeicher besitzen ein Speicherzellenfeld, in dem Speicherzellen in Form einer Matrix auf der Oberfläche eines Halbleitersubstrats angeordnet sind. Jede Speicherzelle weist mindestens einen Transistor auf, durch den die jeweilige Speicherzelle durch sich kreuzende Leitungen angesteuert werden kann, durch die der Speicherzustand der Speicherzelle gelesen oder verändert werden kann.
  • Zur elektrischen Ansteuerung der Auswahltransistoren sind Wortleitungen und Bitleitungen vorgesehen. Bei einem MOSFET als Auswahltransistor (Metalloxide semiconductor field effect transistor) wird das Gate des Transistors an die Wortleitung und die Source an die Bitleitung angeschlossen. Wortleitungen und Bitleitungen verlaufen parallel zur planen Oberfläche des Halbleitersubstrats und senkrecht zueinander, d. h. sie kreuzen sich gegenseitig. An ihren Kreuzungspunkten befinden sich die Auswahltransistoren der Speicherzellen.
  • Bei jedem Halbleiterspeicher wird versucht, die Fläche, die eine einzelne Speicherzelle auf dem Halbleitersubstrat einnimmt, so klein wie möglich zu halten, um möglichst viele Informationen auf der Substratfläche speichern zu können. Der Flächenbedarf einer Speicherzelle ist einerseits durch die Komplexität der einzelnen Speicherzelle vorgegeben. Eine Speicherzelle enthält mindestens einen Auswahltransistor und einen Speicherkondensator.
  • Der Flächenbedarf ist weiterhin durch die Strukturbreite, mit der mikroelektronische Strukturen durch lithographische Belichtungsprozesse auf dem Substrat erzeugt werden, vorgegeben. Die Strukturbreite ist die bei vorgegebener Herstellungstechnologie kleinstmögliche, zuverlässig herstellbare Breite einer mikroelektronischen Struktur, d. h. eines Grabens oder eines Stegs. Da mikroelektronische Strukturen durch lithographisch hergestellte Masken geformt werden, läßt sich der Flächenbedarf einer Speicherzelle in Anzahlen von Quadraten mit einer Kantenlänge, die der Strukturbreite entspricht, angeben. Die kleinstmögliche Fläche eines Strukturelementes ist also ein Quadrat der Größe von 1 f2 (f stellt dabei die Strukturbreite dar).
  • Schließlich wird der Flächenbedarf durch die Komplexität und den Aufbau der Speicherzelle selbst bestimmt. Durch die Art der Anordnung des Auswahltransistors, des Speicherkondensators und gegebenenfalls weiterer Transistoren oder sonstiger Bestandteile der Speicherzelle kann der Flächenbedarf optimiert werden.
  • Heutige Speicherzellen benötigen auf einem Halbleitersubstrat mindestens eine Fläche von 8 f2. Diese Fläche ist selbst bei einem Transistor, der nur einen Auswahltransistor und einen Speicherkondensator aufweist, erforderlich, da zu benachbarten Speicherzellen ein gewisser Mindestabstand, der ebenfalls der Strukturbreite entspricht, eingehalten werden muß.
  • Es ist die Aufgabe der vorliegenden Erfindung, den Flächenbedarf einer Speicherzelle weiter zu verringern.
  • Die Aufgabe wird bei dem integrierten Halbleiterspeicher dadurch gelöst, daß jeweils zwei Wortleitungen oder jeweils zwei Bitleitungen als Leitungspaare aus zwei übereinander angeordneten Leitungen ausgebildet sind, wobei jedes Leitungspaar eine vergrabene, im Halbleitersubstrat verlaufende Leitung und eine obere, über der vergrabenen Leitung angeordnete Leitung aufweist.
  • Erfindungsgemäß werden die Zuleitungen für die Auswahltransistoren für die Speicherzellen nicht nur entlang der Oberfläche des Halbleitersubstrates in Form einer Matrix angeordnet, sondern bei mindestens einer Art der Zuleitungen - der Wortleitungen oder der Bitleitungen - erfolgt zusätzlich eine Schichtung in das Substrat hinein. Dabei werden diese geschichteten Leitungen in Form von Leitungspaaren im Substrat angeordnet, deren untere Leitung im Substrat vergraben verläuft und durch eine isolierende Schicht gegenüber der darüberliegenden Leitung isoliert ist.
  • Dadurch können die Speicherzellen zumindest in einer Richtung mit bis zu zweifacher Speicherzellendichte auf dem Halbleitersubstrat angeordnet werden. Entlang der gepaarten Leitungen werden die Speicherzellen abwechselnd an die obere und die vergrabene Leitung angeschlossen, wodurch eine Kontaktierung sämtlicher Speicherzellen möglich ist. Die Kontaktierung kann auch zu verschiedenen Seiten der Leiterbahnen erfolgen, beispielsweise von den vergrabenen Leitungen ausgehend nach rechts und von den oberen Leitungen ausgehend nach links. Mit Hilfe der erfindungsgemäßen Anordnung der Leitungen zu Leitungspaaren mit in der Tiefe übereinanderliegenden Leitungen werden neue Anordnungen und Ausbildungen von Speicherzellen möglich.
  • Eine bevorzugte Ausführungsform sieht vor, daß die Bitleitungen als vergrabene Leitungspaare und die Wortleitungen seitlich nebeneinander angeordnet sind. Diese Anordnung ist vorteilhaft, wenn vertikale Transistoren an die Bitleitungen angeschlossen werden müssen. In diesem Fall befinden sich Source und Drain übereinander, so daß eine der Elektroden an die vergrabene und die andere an die obere Bitleitung angeschlossen werden kann. Insbesondere dann, wenn die Source- Anschlüsse benachbarter Auswahltransistoren abwechselnd oberhalb und unterhalb des Gate-Anschlusses angeordnet sind, ermöglicht das erfindungsgemäße Bitleitungspaar eine Kontaktierung in zwei verschiedenen Substrattiefen.
  • Vorzugsweise ist vorgesehen, die Wortleitungen die Leitungspaare der Bitleitungen in einer mittleren Substrattiefe zwischen beiden Bitleitungen eines Leitungspaares kreuzen. Bei dieser Ausführungsform können die Wortleitungen noch recht oberflächennah in dem Halbleitersubstrat angeordnet werden. Am Schnittpunkt der Gräben für die Bitleitungen und die Wortleitungen von oben nach unten nacheinander eine Bitleitung, eine Wortleitung und eine weitere Bitleitung desselben Bitleitungspaares angeordnet.
  • Zwei alternative Ausführungsformen sehen vor, daß die oberen Bitleitungen oberhalb des einkristallinen Kristallgitters des Halbleitersubstrats verlaufen oder oberhalb der vergrabenen Bitleitungen vergraben sind. Eine obere Bitleitung kann demnach über dem oder in den Graben, in dem bereits die vergrabene Bitleitung angeordnet ist, aufgebracht bzw. eingebracht sein. Ein Vergraben auch der oberen Bitleitung hat den Vorteil, daß die Rückätzung ohne zusätzliche Maske erfolgen kann, da der Graben bereits strukturiert ist.
  • Eine bevorzugte Ausführungsform sieht vor, daß die Speicherzellen in Zellenpaaren angeordnet sind, deren erste Speicherzellen an obere Bitleitungen und deren zweite Speicherzellen an untere Bitleitungen angeschlossen sind.
  • Die Zusammenlegung jeweils zweier Speicherzellen kann den Flächenbedarf der Speicherzellen weiter verringern, weil die Speicherzellen abwechselnd mit der oberen und mit der unteren Bitleitung verbunden werden können. Diese Kontaktierung ist sehr platzsparend.
  • Vorzugsweise ist vorgesehen, daß die Auswahltransistoren je einer ersten und einer zweiten Speicherzelle eines Zellenpaares als vertikale Transistoren ausgebildet sind, deren Wortleitungen in einem gemeinsamen Graben angeordnet sind. Durch die Anordnung zweier Gatekontakte eines Speicherzellenpaares in einen gemeinsamen Graben sind die Gatekontakte weniger als eine Strukturbreite voneinander entfernt. Werden sie hingegen in verschiedenen Gräben angeordnet, die jeweils eine Strukturbreite breit sind und durch einen zusätzlichen Abstand von mindestens ebenfalls einer Strukturbreite voneinander getrennt sind, ist der Flächenbedarf der Speicherzellen wesentlich größer.
  • Vorzugsweise ist vorgesehen, daß unterhalb der Auswahltransistoren der ersten und der zweiten Speicherzelle eines Zellenpaares ein an den Transistor der ersten Speicherzelle angeschlossener Deep-trench-Kondensator und auf dem Halbleitersubstrat ein an den Transistor der zweiten Speicherzelle angeschlossener Kondensator in Stack-Bauweise angeordnet ist.
  • Hierbei werden die Auswahltransistoren abwechselnd mit Speicherkondensatoren im Substrat und Speicherkondensatoren auf dem Substrat verbunden, so daß die in zwei verschiedenen Höhen angeordneten Speicherkondensatoren in größerer Dichte angeordnet werden können. Dabei kann auf bekannte Technologien zur Herstellung von Deep-trench-Kondensatoren, die im Substrat vergraben sind und sich weit in die Tiefe erstrecken, und für Kondensatoren in Stack-Bauweise, die auf der Substratoberfläche ausgebildet werden, zurückgegriffen werden.
  • Der gemeinsame Graben für die Wortleitungen der ersten und der zweiten Speicherzelle eines Zellenpaares ist vorzugsweise über den Deep-trench-Kondensator angeordnet. Da für den vergrabenen Kondensator bereits ein senkrecht zur Substratoberfläche in die Tiefe führender Kanal ausgebildet ist, können in dem oberen Bereich dieses Kanals die vertikalen Transistoren paarweise angeordnet werden. Ihre Wortleitungen verlaufen paarweise in einer Richtung über eine Vielzahl von Kondensatoren (deep trenches) hinweg.
  • Schließlich ist vorgesehen, daß der integrierte Halbleiterspeicher ein DRAM-Speicher ist. Speicherbausteine wie DRAMs (dynamical random access memory) sind diejenigen Bausteine, die am meisten von einer Platzeinsparung profitieren, da die Anforderungen an das Schaltverhalten der Speichertransistoren im Vergleich zu Logiktransistoren mit teils analogen Schaltfunktionen geringer sind und Speicherzellen ausschließlich auf die zuverlässige Ladungsspeicherung und einen geringen Flächenbedarf optimiert werden müssen.
  • Zur Lösung der der Erfindung zugrundeliegenden Aufgabe wird ferner ein Verfahren zur Herstellung eines integrierten Halbleiterspeichers mit der folgenden Reihenfolge von Schritten vorgeschlagen:
    • a) Ätzen eines ersten Grabens für Wort- oder Bitleitungen in die Oberfläche eines Halbleitersubstrats,
    • b) Ausbilden einer elektrischen Isolationsschicht auf der freigelegten Innenfläche des Grabens,
    • c) Ausbilden einer am Grabenboden verlaufenden, unteren, elektrischen Leitung,
    • d) Auffüllen des Grabens oberhalb der unteren Leitung zumindest bis zu einem Teil der noch nicht gefüllten Grabentiefe mit einem isolierenden Material und
    • e) Ausbilden einer oberen, elektrischen Leitung oberhalb der unteren Leitung auf oder in dem Graben.
  • Erfindungsgemäß wird der Graben nicht mit einer einzigen, sondern mit zwei übereinanderliegenden und gegeneinander isolierten Leitungen in verschiedenen Substrattiefen gefüllt. Dadurch können vertikale Transistoren unter der Substratoberfläche sowohl an ihren oberen als auch unteren Source- bzw. Drain-Kontakten angeschlossen werden, etwa wenn die Source- Kontakte abwechselnd oben und unten liegen. Durch die elektrische Isolationsschicht ist die untere Leitung nach unten und zur Seite hin und die obere Leitung zur Seite hin elektrisch isoliert.
  • Vorzugsweise ist vorgesehen, daß an den Graben mit Hilfe einer Maske ein kurzer, in den ersten Graben mündender Anschlußgraben mindestens bis zu einer Substrattiefe, in der die untere Leitung verläuft, geätzt und in dieser Tiefe mit einem Anschlußkontakt gefüllt wird. So kann eine am Grabenboden vergrabene Bitleitung seitlich kontaktiert werden, falls der Graben nicht gleichzeitig mit einmündenden Quergräben hergestellbar ist. Die in Anschlußgräben einzubringenden Anschlußkontakte können an bereits dotierte Gebiete der Auswahltransistoren angrenzen und so den Kontakt zwischen dem Auswahltransistor und der vergrabenen Leitung herstellen.
  • Vorzugsweise wird der Anschlußgraben zumindest bis zu einem Teil der noch nicht gefüllten Grabentiefe oberhalb der unteren Leitung isolierend aufgefüllt. Danach kann die obere Leitung in den noch offenen Bereich des Grabens eingebracht und ähnlich wie die untere Leitung mit dotierten Gebieten von Transistoren oder anderen, elektronischen Bauteilen verbunden werden.
  • Vorzugsweise ist vorgesehen, daß nach Schritt b), aber vor Schritt e) ein zweiter Graben geätzt wird, der den ersten Graben im Halbleitersubstrat kreuzt, und daß in den zweiten Graben in einer Substrattiefe, die kleiner ist als die Tiefe der unteren Leitung, zwei weitere Leitungen eingebracht werden. Die in dem zweiten Graben verlaufenden Leitungen sind vorzugsweise Wortleitungen, wohingegen in dem ersten Graben Bitleitungen verlaufen. In den zweiten Graben können die Wortleitungen ebenfalls paarweise angeordnet sein, wobei sie entweder in gleicher Weise wie die Bitleitungen in unterschiedlicher Tiefe übereinander oder in derselben Substrattiefe nebeneinander und durch einen Isolator getrennt angeordnet werden. Im letzteren Fall werden sie im Kreuzungspunkt des ersten und des zweiten Grabens zwischen der oberen und unteren Bitline hindurchgeführt. Falls auch die Wortleitungen übereinander angeordnet sind, kann die untere Wortleitung auch unterhalb der unteren Bitline verlaufen. In diesem Fall muß der Graben für die Wortleitungen zuerst geätzt werden und die untere Wortleitung fertiggestellt werden, bevor der Graben für die Bitleitung und die untere Bitleitung gefertigt werden. Schließlich wird zunächst die obere Wortleitung und danach die obere Bitleitung gefertigt.
  • Die Erfindung wird nachstehend mit Bezug auf die Fig. 1A bis 1E und 2A, 2B beschrieben.
  • Es zeigen:
  • Die Fig. 1A bis 1E einen Ausschnitt einer integrierten Halbleiterschaltung in verschiedenen Stadien des erfindungsgemäßen Verfahrens,
  • Fig. 2A einen Aufbau eines integrierten Halbleiterspeichers und
  • Fig. 2B eine erfindungsgemäße Ausführungsform eines Halbleiterspeichers.
  • Fig. 1A zeigt den Querschnitt eines Ausschnitts eines einkristallinen Halbleitersubstrats 3, in das ein Graben 20 geätzt ist. Nachdem der Graben geätzt wurde, wurde an der freigelegten Grabeninnenwand eine elektrisch isolierende Schicht 21 ausgebildet, beispielsweise durch eine Oxidation oder eine Abscheidung. Der Graben wird zunächst mit einer unteren, leitfähigen Schicht 22 oberhalb des Grabenbodens gefüllt. Hierzu wird ein Metall, wie beispielsweise Wolfram, über die gesamte Grabenhöhe abgeschieden und dann bis in Höhe der Schicht 22 rückgeätzt. In gleicher Weise wird der Graben anschließend mit einem isolierenden Material 23 und einem leitenden Material 24 gefüllt, wodurch in dem Graben 20 zwei übereinander verlaufende und elektrisch gegeneinander isolierte Leitungen 22, 24 entstehen.
  • Mit Hilfe solcher vergrabener, übereinander liegender Leitungen 22, 24 als Wort- oder Bitleitungen 5, 6 wird der Platzbedarf von Speicherzellen 8, 9 eines integrierten Halbleiterspeichers 1 zu verringert. Dazu werden die Leitungen 5, 6 mit Auswahltransistoren der Speicherzellen 8, 9 verbunden. Zu diesem Zweck wird, wie in Fig. 1C dargestellt, das Halbleitersubstrat 3 mit einer Maske 30 bedeckt, die seitlich an den Graben 20 angrenzend eine Maskenöffnung zur Freilegung eines kurzen Anschlußgrabens 25 aufweist. Der Anschlußgraben wird bis in diejenige Tiefe t3 geätzt, in der sich die untere Leitung, beispielsweise eine Bitleitung 22, im Graben 20 befindet.
  • Die nach der Ätzung des Anschlußgrabens 25 mit Hilfe der Lackmaske 30 dargestellte Struktur ist in Fig. 1D im Querschnitt dargestellt. In der Zeichenebene mündet der kurze Anschlußgraben 25 in den ersten Graben 20. In den Anschlußgraben ist bereits eine Kontaktfüllung 26 eingebracht, die zum Kontaktieren eines im Substrat vergrabenen Transistoranschlusses dient. Der Anschlußgraben weist oberhalb des Kontaktanschlusses 26 noch einen offenliegenden Bereich auf, der gefüllt werden muß, damit keine Kurzschlüsse zwischen der unteren Leitung 22 bzw. dem Kontaktanschluß 26 und der oberen Leitung 24 entstehen. Dazu wird der Graben 25 oberhalb der Füllung 26 mit einem isolierenden Material 27 bis zur Substratoberfläche gefüllt.
  • Fig. 1E zeigt zusätzlich zur Grabenanordnung aus Fig. 1D zwei dotierte Gebiete; eine Source-Elektrode 28 und eine Drain-Elektrode 29 eines vertikalen Transistors, dessen Gate sich unterhalb der Zeichenebene zwischen den Elektroden 28 und 29 befindet. Die Source-Elektrode 28 ist durch den Kontaktanschluß 26 elektrisch mit der Leitung 22 verbunden, wohingegen die Leitung 24 keine elektrische Verbindung zur Drain-Elektrode 29 besitzt.
  • Die Fig. 1A bis 1E sind im Querschnitt dargestellt, wobei der Querschnitt in allen Figuren an ein und derselben Stelle des Grabens 20 liegt. In Richtung senkrecht zur Zeichenebene wiederholen sich Querschnitte wie in Fig. 1E in abwechselnder Folge mit solchen nicht dargestellten Abschnitten, bei denen nicht die untere Leitung 22, sondern die obere Leitung 24 mit auf gleicher Höhe angeordneten Drain-Elektroden 29 angeschlossen ist. In diesen Abschnitten ist analog zu Fig. 1E der entsprechende Anschlußgraben 25 bis zur Höhe der Unterseite der oberen Leitung 24 aufgefüllt und darüber mit einem entsprechenden Anschlußkontakt gefüllt.
  • In dieser Weise werden in einem einzigen Graben 20 Leiterbahnen 22, 24 ausgebildet, durch deren Leitungen in einer Reihe parallel zu Graben 20 angeordnete Auswahltransistoren abwechselnd an ihrer oberen und unteren Elektrode 29, 28 angeschlossen werden.
  • Fig. 2A zeigt einen integrierten Halbleiterspeicher 3 mit Speicherzellen 2, die auf der Oberfläche eines Substrats in einer ersten Richtung x reihenweise mit Wortleitungen WL angeordnet und in einer zweiten Richtung y, die senkrecht zur ersten Richtung verläuft, reihenweise mit Bitleitungen BL verbunden sind.
  • Durch Ansteuern je einer Bitleitung BL und einer Wortleitung WL kann auf eine einzige Speicherzelle 2 zugegriffen werden.
  • Fig. 2B zeigt eine Ausführungsform eines erfindungsgemäßen Halbleiterspeichers; der dargestellte Ausschnitt entspricht einer Zelle aus Fig. 2A. Bei dem erfindungsgemäßen Halbleiterspeicher sind jeweils zwei Bitleitungen 5, 6 als Leitungspaare 4, von denen nur ein Paar 4 dargestellt ist, angeordnet, wobei jedes Leitungspaar 4 eine vergrabene, im Halbleitersubstrat 3 verlaufende Leitung 5 und eine obere, über der vergrabenen Leitung 5 angeordnete Leitung 6 aufweist. Die erfindungsgemäß in die Substrattiefe gestapelten Bitleitungen 5, 6 ermöglichen eine dichtere Anordnung von Speicherzellen, als sie herkömmlich erreicht wird. Die Zellen des Halbleiterspeichers in Fig. 2B sind in Zellenpaaren 16 aus jeweils einer ersten Speicherzelle 8 und einer zweiten Speicherzelle 9 angeordnet, wobei der Auswahltransistor T1 über seine Source- Elektrode S1 mit der oberen Bitleitung 6 und der Transistor T2 der zweiten Speicherzelle 9 über die Source-Elektrode S2 mit der unteren Bitleitung 5 verbunden ist. Durch diese Bauweise mit alternierend oben und unten an die Bitleitungen angeschlossenen Source-Elektroden können auf engem Raum zwei Speicherzellen kontaktiert werden.
  • Die Auswahltransistoren T1, T2 werden vorzugsweise als vertikale Transistoren an den Seitenwänden ein und desselben Grabens 10 angeordnet. Von dem Drain-Anschluß D1 des ersten Transistors T1 führt eine elektrische Verbindung zu einem Deep-trench-Kondensator 11, der mit Hilfe an sich bekannter Verfahren hergestellt ist und sich sehr tief in das Substrat hinein erstreckt. Er weist eine innerhalb einer Isolierung 12 angeordnete, innere Kondensatorfüllung 11 auf, die in Richtung der Transistoren T1, T2 durch eine verstärkte Isolation 13 isoliert ist, und wird durch eine vergrabene Kontaktschicht 14, die zugleich die zweite Elektrode des Kondensators darstellt, auf ein bestimmtes, elektrisches Potential geschaltet. Dieses Potential ist für alle vergrabenen Kondensatoren 11 identisch.
  • Durch Schalten der an das Gate G angeschlossenen Wortleitung 7 und der oberen Bitleitung BL1 6 kann der Transistor T1 geschaltet und der vergrabene Kondensator 11 umgeladen werden.
  • Der in demselben Graben 10 wie der erste Transistor T1 angeordnete, zweite Transistor T2 der zweiten Speicherzelle 9 besitzt keine elektrische Verbindung zum vergrabenen Kondensator 11. Statt dessen ist er über seine oben angeordnete Drain-Elektrode D2 mit einem Kondensator 15, der in an sich bekannter Stack-Bauweise gefertigt ist, verbunden. Herstellungsverfahren für solche auf der Substratoberfläche gestapelten Kondensatoren 15, die typischerweise aus Stapeln vieler Schichten bestehen, sind bekannt.
  • Durch die Kombination von vergrabener sowie auf der Substratoberfläche gefertigter Speicherkondensatoren 11, 15 kann der Flächenbedarf einer einzelnen Speicherzelle 16 noch weiter verringert werden. Die kombinierte Anordnung benachbarter Speicherzellen 8, 9 mit je einem in die Tiefe weisenden Speicherkondensator 11 und je einem oberhalb des einkristallinen Substratmaterials 3 gelegenen Kondensator 15 in Stack- Bauweise können die in unterschiedlichen Substrattiefen t1, t3 verlaufenden Bitleitungen 5 und 6 in y-Richtung alternierend in beiden Substrattiefen angeschlossen werden. Dadurch wird es möglich, die Auswahltransistoren zweier Speicherzellen 8, 9, deren Gate-Anschlüsse ebenfalls in einem weiteren, gemeinsamen Graben angeordnet sind, zu kontaktieren. Durch die paarweise Anordnung von jeweils zwei Strukturen in einem Graben entfällt der sonst lithographisch bedingte Abstand zwischen benachbarten Speicherzellen, aufgrund dessen der Flächenbedarf einer einzigen Speicherzelle auf typischerweise mindestens 8 f2 beträgt, wobei f2 ein Flächenquadrat von der Abmessung einer Strukturbreite ist. Der erfindungsgemäße, integrierte Halbleiterspeicher besitzt hingegen Speicherzellenpaare 16, deren einzelne Speicherzellen 8, 9 jeweils nur einen Raum von etwa 4 f2 benötigen. Mit Hilfe der in unterschiedlichen Substrattiefen t1, t3 untereinander verlaufenden Bitleitungen 5 und 6 wird es möglich, je zwei Speicherzellen zu Paaren wie etwa das in Fig. 2B dargestellte zu kombinieren.
  • Die die Bitleitungen kreuzenden Wortleitungen WL1, WL2, die zum Kontaktieren der Gate-Anschlüsse 7 benötigt werden, welche paarweise in ein und demselben Graben 10 verlaufen, werden in einer mittleren Substrattiefe t2, die zwischen den Substrattiefen t1, t3 der oberen und der unteren Bitleitungen 6, 5 liegt, durch den Kreuzungspunkt der Gräben von Wortleitungen und Bitleitungen hindurchgeführt. Dadurch können die Wortleitungen 7 noch in recht geringer Substrattiefe verlegt werden.

Claims (14)

1. Integrierter Halbleiterspeicher (1) mit einer Vielzahl von Speicherzellen (2), die in einer ersten Richtung (x) parallel zur Oberfläche eines Halbleitersubstrats (3) reihenweise an Wortleitungen (WL) und in einer zweiten Richtung (y) parallel zur Oberfläche des Halbleitersubstrats (3) reihenweise an Bitleitungen (BL) angeschlossen sind, dadurch gekennzeichnet, daß jeweils zwei Wortleitungen (WL) oder jeweils zwei Bitleitungen (BL) als Leitungspaare (4) aus zwei übereinander angeordneten Leitungen angeordnet sind, wobei jedes Leitungspaar (4) eine vergrabene, in dem Halbleitersubstrat (3) verlaufende Leitung (5) und eine obere, über der vergrabenen Leitung (5) angeordnete Leitung (6) aufweist.
2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen (5, 6) als vergrabene Leitungspaare (4) und die Wortleitungen (7) seitlich nebeneinander angeordnet sind.
3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Wortleitungen (7) die Leitungspaare (4) der Bitleitungen (5, 6) in einer mittleren Substrattiefe (t2) zwischen beiden Bitleitungen (5, 6) eines Leitungspaares (4) kreuzen.
4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die oberen Bitleitungen (6) oberhalb des einkristallinen Kristallgitters des Halbleitersubstrats (3) verlaufen.
5. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die oberen Bitleitungen (6) oberhalb der vergrabenen Bitleitung (5) vergraben sind.
6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Speicherzellen (2) in Zellenpaaren (16) angeordnet sind, deren erste Speicherzellen (8) an obere Bitleitungen (6) und deren zweite Speicherzellen (9) an untere Bitleitungen (5) angeschlossen sind.
7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß Auswahltransistoren (T1, T2) je einer ersten (8) und einer zweiten Speicherzelle (9) eines Zellenpaares (16) als vertikale Transistoren ausgebildet sind, deren Wortleitungen (7) in einem gemeinsamen Graben (10) angeordnet sind.
8. Halbleiterspeicher nach Anspruch 7, dadurch gekennzeichnet, daß unterhalb der Auswahltransistoren (T1, T2) der ersten (8) und der zweiten Speicherzelle (9) eines Zellenpaares (16) ein an den Transistor (T1) der ersten Speicherzelle (8) angeschlossener Deep-trench-Kondensator (11) und auf dem Halbleitersubstrat (3) ein an den Transistor (T2) der zweiten Speicherzelle (9) angeschlossener Kondensator (15) in Stack-Bauweise angeordnet ist.
9. Halbleiterspeicher nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß der gemeinsame Graben (10) für die Wortleitungen (7) der ersten (8) und der zweiten Speicherzelle (9) eines Zellenpaares (16) über dem Deep-trench-Kondensator (11) angeordnet ist.
10. Halbleiterspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Halbleiterspeicher (1) ein DRAM-Speicher ist.
11. Verfahren zur Herstellung eines integrierten Halbleiterspeichers mit der folgenden Reihenfolge von Schritten:
a) Ätzen eines ersten Grabens (20) für Wort- oder Bitleitungen (5, 6) in die Oberfläche eines Halbleitersubstrats (3),
b) Ausbilden einer elektrischen Isolationsschicht (21) auf der freigelegten Innenfläche des Grabens (20),
c) Ausbilden einer am Grabenboden verlaufenden, unteren, elektrischen Leitung (5; 22),
d) Auffüllen des Grabens (20) oberhalb der unteren Leitung (5; 22) zumindest bis zu einem Teil der noch nicht gefüllten Grabentiefe (t2) mit einem isolierenden Material (23) und
e) Ausbilden einer oberen, elektrischen Leitung (6; 24) oberhalb der unteren Leitung (5; 22) auf oder in dem Graben (20).
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß an den Graben (20) mit Hilfe einer Maske (30) ein kurzer, in den Graben mündender Anschlußgraben (25) mindestens bis zu einer Substrattiefe (t3), in der die untere Leitung (5; 22) verläuft, geätzt und in dieser Tiefe (t2) mit einem Anschlußkontakt (26) gefüllt wird.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Anschlußgraben (25) zumindest bis zu einem Teil der noch nicht gefüllten Grabentiefe (t2) oberhalb der unteren Leitung (5; 22) isolierend aufgefüllt wird.
14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß nach Schritt b), aber vor Schritt e) ein zweiter Graben (10) geätzt wird, der den ersten Graben (20) im Substrat (3) kreuzt, und daß in den zweiten Graben (10) in einer Substrattiefe (t2), die kleiner ist als die Tiefe (t3) der unteren Leitung, (5; 22) zwei weitere Leitungen (7) eingebracht werden.
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