DE4129130A1 - Halbleiter-speicherbauelement mit einem gestapelten kondensator - Google Patents

Description

Die vorliegende Erfindung betrifft einen Speicher mit wahlfreiem Zugriff (DRAM, dynamic random access memory) in einem Halbleiter-Speicherbauelement, und insbesondere die Anordnung einer Diffusionsschicht, die mit einem Speicherknoten des mit einem gestapelten Kondensator versehenen DRAM in Kontakt steht.

Die meisten DRAM-Bauelemente weisen eine Vielzahl von Speicherzellen auf, von denen jede einen Transistor und einen Kondensator umfaßt. Eine in dem Kondensator der Speicherzelle angesammelte elektrische Ladung bestimmt, ob deren logischer Zustand ein "0" (low)- oder ein "1" (high)-Zustand ist. Dieser Zustand wird mittels des Kondensators gespeichert und mittels des Transistors ausgelesen. Hierbei gilt, daß je größer der Betrag der akkumulierten Ladungen ist, desto besser eine Abtastoperation der Information in dem Speicherbauelement möglich ist. Folglich sollte die Kapazität des Kondensators so groß wie möglich sein, um die Bauelementarbeitsleistung zu verbessern. Dies wird dadurch erreicht, daß die Plattenfläche des Kondensators vergrößert oder dessen Plattenabstand verringert wird, bei einer vorgegebenen dielektrischen Konstante des Dielektrikums. Eine Verringerung des Plattenabstandes des Kondensators ist natürlicherweise begrenzt. Außerdem wird die Plattenfläche proportional zur Abnahme der Bauelementfläche, die von dem hochintegrierten Speicherbauelement eingenommen wird, minimiert. Es folgt, daß eine für ein hochintegriertes Speicherelement passende Kapazität nicht erreicht werden kann, falls ein ebener Kondensator verwendet wird. Zur Überwindung dieser Einschränkung sind dreidimensionale Grabenkondensatoren, die im Substrat ausgebildet sind, und dreidimensional gestapelte Kondensatoren, die auf dem Substrat ausgebildet sind, vorgeschlagen worden.

In Fig. 1 ist eine Anordnung eines Halbleiter-Bauelements mit einem gestapelten Kondensator dargestellt. Ein aktiver Bereich 2 und eine Wortleitung 4 erstrecken sich entsprechend in horizontaler und vertikaler Richtung. Ein erster und zweiter Kontaktbereich 6, 8 sind auf dem aktiven Bereich 2 aufgetragen. Eine Bitleitung 10 erstreckt sich in horizontaler Richtung, wobei diese mit dem zweiten Kontaktbereich 8 in Kontakt steht. Ein Speicherelektrodenbereich 12 ist ebenfalls auf dem aktiven Bereich 2 aufgetragen und steht mit dem ersten Kontaktbereich 6 in Kontakt. Ein Plattenelektrodenbereich 14, der den Speicherelektrodenbereich 12 vollständig überdeckt, ist auf diesem aufgetragen.

In Fig. 2 ist eine Querschnittsansicht entlang der Linie A-A′ der Fig. 1 dargestellt. Source- und Drainbereiche 16 und 18 sind voneinander durch einen Kanalbereich im Substrat 20 getrennt. Sie sind im Substrat 20 ausgebildet, wobei dieses vom ersten Leitfähigkeitstyp ist und ein erstes und zweites Feldoxid 21 und 22 aufweist. Ein als Wortleitung ausgebildetes Gate 4 ist auf einer als Zwischenschicht ausgebildeten Gateisolationsschicht 24 aufgetragen, wobei diese den Kanalbereich überdeckt. Die Oberfläche des Substrats ist außer in dem ersten und zweiten Kontaktbereich 6 beziehungsweise 8 mit einer Isolationsschicht 26 bedeckt. Die Bitleitung 10 ist durch eine Metallschicht gebildet und steht mit dem zweiten Kontaktbereich 8 in Verbindung. Die Speicherelektrode 12 ist aus einer ersten Polysiliziumschicht gebildet und steht mit dem ersten Kontaktbereich 6 in Verbindung. Die Plattenelektrode 14 ist aus einer zweite Polysiliziumschicht gebildet und überdeckt die gesamte Speicherelektrode 12 und ist auf einer dielektrischen Schicht 28 angeordnet. Ein MOS-Transistors des DRAM ist durch die Source- und Drainbereiche 16 und 18 und das Gate 4 gebildet. Der Kondensator der DRAM ist durch die Speicherelektrode 12, die dielektrische Schicht 28 und die Plattenelektrode 14 gebildet.

Falls der Integrationsgrad der Speicherzellen nicht zu groß ist und die Toleranz für Abweichungen beim Herstellungsprozeß groß genug ist, ist der erste Kontaktbereich 6 innerhalb des Sourcebereichs 16 gebildet, wie es in Fig. 2 dargestellt ist. Wird allerdings der Abstand zwischen den Bauelementen proportional zur Zunahme der Bauelementdichte verringert, wird der Abstand zwischen einer Seite des ersten Kontaktbereiches 6 und dem benachbarten Feldoxid geringer als ein Micrometer. Folglich bedarf es beim Maskierungsverfahren während der Herstellung der Speicherzelle einer sehr genauen Ausrichtung. Bei den praktisch durchgeführten Verfahren zur Herstellung einer hochintegrierten Speicherzelle kann allerdings der erste Kontaktbereich 6 außerhalb des Sourcebereichs 16 gebildet werden, da es zu einer Fehlausrichtung aufgrund der Abnahme der erlaubten Abweichungen des Herstellungsverfahrens kommt.

In Fig. 3 ist eine entsprechende Querschnittsansicht einer bekannten Speicherzelle mit dieser unerwünschten Anordnung, die durch eine Fehlausrichtung verursacht wurde, dargestellt. Die Maske zur Strukturierung des ersten Kontaktbereiches war in Richtung des ersten Feldoxids 21 versetzt. Folglich berührt der erste Kontaktbereich 6 einen Teil des ersten Feldoxids 21. Das heißt, daß der Teil des Kontaktbereiches, der außerhalb des Sourcebereichs 16 angeordnet ist, mit dem Substrat 20 des ersten Leitfähigkeitstyps mit einer niedrigen Konzentration, in Kontakt gerät. Auf diese Weise wird ein zweiter Kontaktbereich mit einer relativ schwachen Verbindung in Vergleich zu der Verbindung zwischen dem Sourcebereich von hoher Konzentration und dem Substrat gebildet. Aufgrund des zweiten Kontaktbereiches fließt ein Leckstrom der in der Speicherelektrode angesammelten Ladungen und die Charakteristik des Auffrischvorgangs wird verschlechtert. Auf der anderen Seite kollidieren α-Teilchen, die von im Gehäusematerial zum Versiegeln des Speicherchips enthaltenem Uran und Thorium ausgestrahlt werden, mit dem Gitter des Substrats und erzeugen Löcher und Elektronen. Diese verursachen eine Invertierung der Daten, indem sie durch den zweiten Kontaktbereich in die Speicherelektrode gelangen und dort gespeichert werden. Dieses Phänomen führt zu Datenfehlern, den sogenannten soft errors. Die soft error-Rate nimmt mit Verkleinerung des Speicherbauelements zu, so daß die Betriebszuverlässigkeit der Speicherzelle vermindert wird. Folglich muß das Problem des Leckstroms und der soft error gelöst werden, um ein Speicherbauelement mit hoher Dichte und hoher Betriebssicherheit zu erhalten.

Es ist daher Aufgabe der Erfindung ein Halbleiter-Speicherbauelement mit einer verbesserten Charakteristik des Auffrischvorgangs bereitzustellen. Weiterhin ist es Aufgabe der Erfindung eine Kontrolle der soft error im Halbleiter-Speicherbauelement zu ermöglichen.

Zur Lösung der Aufgabe erfolgt in einem Substrat, in dem ein Kontaktbereich gebildet ist und das mit einem Speicherknoten in Verbindung steht, eine Ionenimplantation mit dem gleichen Leitfähigkeitstyp wie dem des Sourcebereiches, wodurch der Sourcebereich in Richtung einer Seitenfläche eines benachbarten Feldoxids ausgedehnt wird. Folglich ist die gesamte Unterseite des ausgedehnten Kontaktbereichs umgrenzt.

Bei einer anderen Ausführungsform der Erfindung wird ein Diffusionsbereich vom entgegengesetzten Leitfähigkeitstyp im Vergleich zum Sourcebereich gebildet, der unter dem mit dem Speicherknoten in Verbindung stehendem Sourcebereich angeordnet ist.

Im folgenden werden die Erfindung und vorteilhafte Ausführungsbeispiele davon anhand der in der Zeichnung beigefügten Figuren näher erläutert und beschrieben.

Es zeigen:

Fig. 1 die allgemeine Anordnung eines Halbleiter­ Speicherbauelements mit einem gestapelten Kondensator;

Fig. 2 einen Querschnitt entlang der Linie A-A′ der Fig. 1;

Fig. 3 einen Querschnitt nach Fig. 2 mit einer Fehlausrichtung;

Fig. 4 eine Ausführungsform der Erfindung;

Fig. 5 eine weitere Ausführungsform der Erfindung, und

Fig. 6 eine dritte Ausführungsform der Erfindung.

In Fig. 4 ist ein Querschnitt einer erfindungsgemäßen Ausführungsform dargestellt, bei der eine Fehlausrichtung während der Herstellung eines DRAM′s mit der in Fig. 1 dargestellten Anordnung aufgetreten ist. Gemäß Fig. 4 sind erste und zweite Feldoxidschichten 31 und 32, ein erster Source- und Drainbereiche 34 und 36, eine Gateisolationsschicht 38, ein Gate 40 und eine isolierende Zwischenschicht 46 aufeinanderfolgend auf einem Substrat 30 eines ersten Leitfähigkeitstyps aufgetragen. Nach Bilden eines Musters für Öffnungen entsprechend eines ersten und zweiten Kontaktbereiches 42 und 44 wird die isolierende Zwischenschicht selektiv geätzt, bis die entsprechende Oberfläche des Substrats 30 freigelegt ist. Dabei werden die Öffnungen gebildet. Ein Teil des ersten Kontaktbereiches 42 kann außerhalb der Grenzen des ersten Sourcebereiches 34 durch Fehlausrichtung des Maskenmusters zur Bildung der Kontaktbereiche angeordnet sein. Danach werden Verunreinigungsionen des zweiten Leitfähigkeitstyps in den ersten Kontaktbereich 42 implantiert, um einen zweiten Sourcebereich 48 zu bilden. Die Konzentration und die Diffusionstiefe der Verunreinigungsionen im zweiten Sourcebereich 48 sind so groß wie die Konzentration und die Diffusionstiefe im ersten Sourcebereich 34. Dies führt trotz der erzeugten Fehlausrichtung dazu, daß die gesamte Unterseite des ersten Kontaktbereiches 42 vom ersten und zweiten Sourcebereich umgeben ist. Beispielsweise kann die Konzentration der Verunreinigungsionen im Substrat und im ersten und zweiten Sourcebereich im Bereich von 10¹⁴ bis 10¹⁶ Ionen/cm³ beziehungsweise 10¹⁸ bis 10²¹ Ionen/cm³ sein. Darauffolgend wird nach bekanntem Verfahren der gestapelte Kondensator aus einer ersten Polysiliziumschicht 50, einer dielektrischen Schicht 52 und einer zweiten Polysiliziumschicht 54 gebildet, und Bitleitungen aus Metallschicht aufgetragen, um ein vervollständigtes Halbleiter-Speicherbauelement zu erhalten.

In Fig. 5 ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt. Der zweite Sourcebereich 48 überlappt teilweise den ersten Sourcebereich 34 und ist entsprechend zu Fig. 4 durch Ionenimplantation gebildet. Darauffolgend werden die Verunreinigungsionen des ersten Leitfähigkeitstyps in Richtung des ersten Kontaktbereichs 42 implantiert, um einen Diffusionsbereich 58 des ersten Leitfähigkeitstyps zu bilden, der den zweiten Sourcebereich 48 umgibt. Die Konzentration der Verunreinigungsionen des Diffusionsbereiches 58 entspricht einer Konzentration zwischen der Konzentration im Substrat und der Konzentration des ersten und zweiten Sourcebereiches. Beispielsweise kann die Konzentration im Diffusionsbereich 58 im Bereich von 10¹⁶ bis 10¹⁹ Ionen/cm³ liegen. Der Diffusionsbereich 58 verhindert, daß durch in das Substrat einfallende α-Teilchen erzeugte Elektronen in die Speicherelektrode durch die Sourcebereiche in dem Substrat eintreten. Auf diese Weise wird der Einfluß der α-Teilchen auf die Speicherelektrode unterdrückt.

In Fig. 6 ist ein Querschnitt einer dritten Ausführungsform der Erfindung dargestellt. Bei diesem Ausführungsbeispiel fand keine Fehlausrichtung während der Herstellung der DRAM-Zelle statt beziehungsweise ist die Dichte dieser Zelle nicht sehr hoch. In diesem Fall werden die zweiten Sourcebereiche gemäß der Fig. 4 und 5 nicht benötigt, da der Kontaktbereich der Speicherelektrode innerhalb des Sourcebereiches 34a gebildet ist. Demgemäß findet eine Ionenimplantation mit Verunreinigungen des Leitfähigkeitstyps im Gegensatz zu dem des Sourcebereichs 34a nach der Ionenimplantation für den Sourcebereich 34a statt. Auf diese Weise wird eine Diffusionsschicht 58a des ersten Leitfähigkeitstyps gebildet. Die Konzentration der Verunreinigungen des Diffusionsbereiches 58a müssen geringer als die des Sourcebereiches und höher als die des Substrates sein. In der in Fig. 6 dargestellten Ausführungsform sind als Konzentrationen des Substrats 10¹⁴ bis 10¹⁶ Ionen/cm³, des Sourcebereiches 10¹⁸ bis 10²¹ Ionen/cm³ und des Diffusionsbereiches 58a 10¹⁶ bis 10¹⁹ Ionen/cm³ möglich.

Folglich ergibt sich gemäß der Erfindung, daß wenn der Kontaktbereich auf dem Sourcebereich, das heißt auf dem ersten Sourcebereich, gebildet ist und auch außerhalb dessen Begrenzung gebildet ist, Verunreinigungsionen mit dem gleichen Leitfähigkeitstyp wie die des ersten Sourcebereiches in das Substrat implantiert werden, um einen zweiten Sourcebereich zu bilden. Die Anordnung des Kontaktbereiches außerhalb des Sourcebereiches ergibt sich durch Fehler, die während der Maskenausrichtung für den Kontaktbereich in dem gestapelten Kondensator des Halbleiter-Speicherbauelements auftreten. Aufgrund der Erfindung ist die gesamte Verbindungsfläche zwischen dem Kontaktbereich und dem Substrat umgrenzt. Folglich wird ein Leckstrom, der durch den schwachen Übergang zwischen dem Teil der Speicherelektrode und dem Substrat fließt, unterdrückt und so die Charakteristik des Auffrischvorgangs der Speicherzelle verbessert. Zusätzlich sind Verunreinigungsionen vom entgegengesetzten Leitfähigkeitstyps im Vergleich zum zweiten Sourcebereich in das Substrat implantierbar. Auf diese Weise wird ein Diffusionsbereich gebildet, der die gesamte Unterseite des zweiten Sourcebereiches einschließt. Bei einer Ausführungsform der Erfindung ohne einen Ausrichtfehler, das heißt bei der der Kontaktbereich der Speicherelektrode innerhalb der Grenzen des Sourcebereichs gebildet ist, werden die Verunreinigungsionen von entgegengesetztem Leitfähigkeitstyps zu denen des Sourcebereiches in das Substrat implantiert, um einen weiteren Diffusionsbereich zu bilden. Dieser Diffusionsbereich liegt als eine Blockierung zwischen dem Diffusionsbereich und dem Substrat, um durch in das Substrat eingefallene α-Teilchen produzierte Elektronen vom Eindringen in die Speicherelektrode abzuhalten. Auf diese Weise wird die soft error-Rate drastisch gesenkt. Zusammenfassend ergibt sich aufgrund der Erfindung ein Halbleiter-Speicherbauelement mit hoher Dichte, bei dem durch Verbesserung der Charakteristik des Auffrischvorgangs und durch Verminderung der soft error-Rate der Betrieb sichergestellt ist und eine hohe Betriebssicherheit erzielt wird.

Während die Erfindung insbesondere anhand bevorzugter Ausführungsbeispiele dargestellt wurde, können Abweichungen im Aufbau und im Detail innerhalb des durch die Ansprüche bestimmten Patentbegehrens vorgenommen werden.

Claims (6)

1. Ein Speicherbauelement mit einem Halbleiter-Substrat (30) eines ersten Leitfähigkeitstyps, ersten und zweiten Diffusionsbereichen (34, 36) eines zweiten Leitfähigkeitstyps, wobei die Diffusionsbereiche voneinander durch einen im Substrat gebildeten Kanalbereich getrennt sind, mit einem Gate (40), das auf einer ersten Isolationsschicht (38) als einer auf dem Kanalbereich gebildete Zwischenschicht aufgetragen ist, mit einer Isolationsschicht (38) zur Isolierung der Bauelemente, die in einer gegebenen Entfernung von dem ersten oder zweiten Diffusionsbereich (34, 36) angeordnet ist, mit einer freigelegten Substratoberfläche, die zwischen der die Elemente isolierenden Isolationsschicht (31) und dem dieser benachbarten, ersten Diffusionsbereich (34) angeordnet ist, mit einem gestapelten Kondensator, der eine erste leitfähige Schicht (50) aufweist, die mit der freigelegten Substratoberfläche und einem Teil der Oberfläche des ersten Diffusionsbereichs (34) in Verbindung steht, und mit einer zweiten leitfähigen Schicht (54), die mit einer Isolationsschicht (52) als Zwischenschicht auf der ersten leitfähigen Schicht (50) aufgebracht ist, dadurch gekennzeichnet, daß ein dritter Diffusionsbereich (48) des zweiten Leitfähigkeitstyps unterhalb einer Verbindungsfläche zwischen dem ersten oder zweiten Diffusionsbereich (34, 36) und der ersten leitfähigen Schicht (50) und unterhalb der freigelegten Substratoberfläche gebildet ist.

2. Das Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, daß ein vierter Diffusionsbereich (58) die gesamte Unterseite des dritten Diffusionsbereiches (48) umgibt.

3. Das Speicherbauelement nach Anspruch 2, dadurch gekennzeichnet, daß eine Dotierungskonzentration des vierten Diffusionsbereiches (58) höher als die des Substrates (30) ist.

4. Ein Speicherbauelement mit einem Halbleitersubstrat (30) eines ersten Leitfähigkeitstyps, ersten und zweiten Diffusionsbereichen (34, 36) eines zweiten Leitfähigkeitstyps, wobei die Diffusionsbereiche voneinander durch einen im Substrat ausgebildeten Kanalbereich getrennt sind, mit einem Gate (40), das auf einer ersten Isolationsschicht (38) als auf dem Kanalbereich gebildete Zwischenschicht angeordnet, mit einer die Bauelemente isolierenden Isolationsschicht (31), die in einer bestimmten Entfernung vom ersten oder zweiten Diffusionsbereich (34, 36) angeordnet ist, mit einer freigelegten Substratoberfläche zwischen der die Bauelemente isolierenden Isolationsschicht (31) und dem zu dieser benachbarten ersten Diffusionsbereich (34), und mit einer leitfähigen Einrichtung, wobei die Unterseite der Einrichtung in Verbindung mit der freigelegten Substratoberfläche und einem Teil der Oberfläche des ersten Diffusionsbereiches (34) steht, die benachbart zu dieser ist, dadurch gekennzeichnet, daß ein dritter Diffusionsbereich (48) des zweiten Leitfähigkeitstyps unter der Verbindungsfläche zwischen dem ersten oder zweiten Diffusionsbereich (34, 36) und der Unterseite der leitfähigen Einrichtung gebildet ist, sowie unter der freigelegten Substratoberfläche gebildet ist und ein vierter Diffusionsbereich (58) die gesamte Unterseite des dritten Diffusionsbereiches (48) umgibt und eine Dotierungskonzentration höher als die des Substrates aufweist.

5. Ein Speicherbauelement mit einem Halbleitersubstrat (30) eines ersten Leitfähigkeitstyps, mit ersten und zweiten Diffusionsbereichen (34a, 36a) eines zweiten Leitfähigkeitstyps, wobei die Diffusionsbereiche voneinander durch einen Kanalbereich im Substrat getrennt sind, mit einem Gate (40) das auf einer ersten Isolationsschicht (38) als auf dem Kanalbereich gebildeten Zwischenschicht angeordnet ist, mit einem gestapelten Kondensator mit einer ersten leitfähigen Schicht (50), der mit den Oberflächen des ersten oder zweiten Diffusionsbereiches (34a, 36a) in Verbindung steht, und mit einer zweiten leitfähigen Schicht (54), die auf einer zweiten Isolationsschicht (52), die als Zwischenschicht auf der ersten leitfähigen Schicht (50) angeordnet ist, aufgebracht ist, dadurch gekennzeichnet, daß ein dritter Diffusionsbereich (48a) des ersten Leitfähigkeitstyps unterhalb einer Verbindungsfläche zwischen dem ersten oder zweiten Diffusionsbereich (34a, 36a) und der ersten leitfähigen Schicht (50) gebildet ist.

6. Das Speicherbauelement nach Anspruch 5, dadurch gekennzeichnet, daß die Dotierungskonzentration des dritten Diffusionsbereiches (58a) höher als die des Substrates (30) ist.