FR2673325A1 - Dispositif de memoire a semiconducteurs avec un condensateur empile. - Google Patents
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Abstract
Dispositif de mémoire avec condensateur empilé, dans lequel, lorsqu'un mauvais alignement se produit lors de la formation de la région de contact (42), le processus d'implantation ionique est exécuté avec le même type de conductivité que celui de la région de source, pour former une autre région de source (48) sous la surface inférieure de la région de contact (42). L'implantation ionique successive crée une région de diffusion (58) entourant totalement l'autre région de source (48), la région de diffusion (58) ayant une concentration plus élevée que celle du substrat et en même temps plus basse que celle de la région de source, avec le même type de conductivité que le substrat. D'autre part, lorsqu'aucun mauvais alignement ne se produit, le dispositif de mémoire comprend de plus une autre région de diffusion du type de conductivité opposé à celui de la région de source. Ce par quoi le dispositif de mémoire présente une amélioration de la caractéristique de régénération et une diminution du taux d'erreurs temporaires.
Description
i
DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS
AVEC UN CONDENSATEUR EMPILE
La présente invention se rapporte d'une manière générale à une mémoire vive dynamique (DRAM) dans un dispositif de mémoire à semiconducteurs, et plus particulièrement à une structure d'une couche de diffusion en contact avec un noeud de mémorisation de DRAM avec un
condensateur empilé.
La plupart des dispositifs de DRAM sont pourvus d'une pluralité de cellules de mémoire chacune comportant un transistor et un condensateur La quantité de charges électriques accumulée dans le condensateur de la cellule de mémoire détermine soit un état logique "bas", c'est-à-dire "'0 " soit un état logique "haut", c'est-à-dire " 1 ", lequel état est mémorisé dans le condensateur et il est ensuite lu par l'intermédiaire du transistor Ici, plus la quantité de charges accumulée est grande, meilleure est l'opération de
détection de l'information dans le dispositif de mémoire.
Ainsi, pour améliorer la performance du dispositif, la capacité du condensateur doit être rendue aussi grande que possible Ceci est réalisé en augmentant la superficie des plaques du condensateur ou en diminuant leur écartement, pour une constante diélectrique possible donnée du diélectrique La diminution de l'écartement des plaques du
condensateur, cependant, a en elle-même une limite.
Egalement la superficie des plaques de celui-ci est minimisée en proportion de la diminution de la superficie de dispositif occupée par le dispositif de mémoire à haute densité Ce dont il résulte que, si un condensateur plan est utilisé dans le dispositif de mémoire à haute densité, la capacité convenable pour un dispositif de mémoire à haute densité n'est pas obtenue Pour tenter de résoudre ce problème, le condensateur tranchée, en trois dimensions, formé dans un substrat, et le condensateur empilé, en trois
dimensions, formé sur le substrat ont été conçus.
En se reportant à la figure 1, représentant le schéma d'un dispositif de mémoire à semiconducteurs avec un condensateur empilé, une région active 2 et une ligne de mot 4 s'étendent respectivement dans la direction horizontale et dans la direction verticale Une première et une seconde régions de contact 6, 8 sont disposées par dessus la région active 2 Une ligne de bit 10 s'étend dans la direction horizontale, en étant mise en contact avec la seconde région de contact 8 Egalement une région d'électrode de mémorisation 12 est disposée par dessus la région active 2, en étant mise en contact avec la première région de contact 6 Une région d'électrode de plaque 14, recouvrant totalement la région d'électrode de mémorisation 12 est disposée par dessus la région d'électrode de
mémorisation 12.
La figure 2 représente une vue en coupe transversale de la figure 1 Des régions de source et de drain 16, 18 séparées l'une de l'autre par une région de canal sur le substrat sont formées dans le substrat d'un premier type de conductivité comportant une première et une seconde couches d'oxyde de champ 21, 22 Une grille, utilisée comme ligne de mot, est disposée sur une couche d'isolation de grille
24, en tant qu'intercouche, recouvrant la région de canal.
La surface supérieure du substrat excepté en ce qui concerne les première et seconde régions de contact 6, 8 est recouverte d'une couche isolante 26 La ligne de bit 10 faite d'un film métallique et l'électrode de mémorisation 12 faite d'une première couche de silicium polycrystallin sont respectivement en contact avec la seconde région de contact 8 et la première région de contact 6 L'électrode de plaque 14 faite d'une seconde couche de silicium polycrystallin recouvre toute l'électrode de mémorisation 12, formée sur une couche diélectrique 28 Le transistor MOS (à semiconducteurs à grille isolée par oxyde métallique) de la DRAM est constitué par les régions de source et de drain 16, 18 et la grille 4 Le condensateur de cette DRAM est constitué par l'électrode de mémorisation
12, la couche diélectrique 28 et l'électrode de plaque 14.
Lorsque l'échelle de densité d'intégration des cellules de mémoire n'est pas trop grande et que la tolérance pour la marge d'erreur admissible est assez grande, la première région de contact 6 est formée dans la région de source 16, comme cela est montré à la figure 2. Dans le cas o la distance entre les éléments des cellules de mémoire, cependant est diminuée en proportion de l'augmentation de la densité des cellules de mémoire, la distance entre l'un des côtés de la première région de contact 6 et la couche d'oxyde de champ qui lui est adjacente est inférieure au micron Ainsi, le processus de fabrication par masque, dans la fabrication des cellules de mémoire, nécessite un alignement très critique Dans le processus pratique pour former les cellules de mémoire à haute densité, de ce fait, il peut arriver que la première région de contact 6 soit formée à l'extérieur de la région de source en raison d'un défaut d'alignement résultant de
la diminution de la marge d'erreur admissible.
La figure 3 représente la vue en coupe transversale de la cellule de mémoire classique comportant une structure indésirable provoquée par le mauvais alignement Comme cela est montré à la figure 3, le dessin de masque pour former la première région de contact est décalé en direction de la première couche d'oxyde de champ 21 La première région de contact 6 pénètre dans une partie de la première couche d'oxyde de champ 21 C'est-à-dire qu'une partie de la région de contact placée à l'extérieur de la région de source 16 vient en contact avec le substrat 20 du premier type de conductivité à faible concentration, pour former de ce fait une seconde région de contact d'une jonction relativement faible, par comparaison avec la jonction entre la région de source à haute concentration et le substrat A travers la seconde région de contact, le courant accumulé dans l'électrode de mémorisation vient à fuir et à dégrader la caractéristique de l'opération de régénération D'autre part, les particules a rayonnées à partir d'uranium et de thorium contenus dans le matériau formant enveloppe pour utiliser les puces de mémoire dans des boîtiers, entrent en collision avec le réseau cristallin dans le substrat, pour produire des trous et des électrons Les trous et les électrons produits font en sorte que l'information, introduite et mémorisée dans la région de mémorisation par l'intermédiaire de la seconde région de contact, est inversée Ce phénomène est appelé erreur temporaire Le taux d'erreurs temporaires augmente avec la miniaturisation du dispositif de mémoire, de sorte que la fiabilité du fonctionnement de la cellule de mémoire est réduite Ainsi, les problèmes de fuite de courant et d'erreurs temporaires doivent être résolus pour réaliser un dispositif de mémoire
à haute densité ayant une fiabilité élevée.
C'est un objectif de la présente invention que de créer un dispositif de mémoire à semiconducteurs comportant une caractéristique de fonctionnement de régénération améliorée. C'est un autre objectif de la présente invention que de créer un dispositif de mémoire à semiconducteurs capable
de dominer les erreurs temporaires.
La présente invention propose à cet effet un substrat, comportant une région de contact formée sur lui et étant en contact avec un noeud de mémorisation, qui est soumis à une implantation ionique du même type de conductivité que celui de la région de source, ce par quoi une région de source s'étend jusqu'à une face latérale d'une couche d'oxyde de champ qui lui est adjacente Ainsi, la totalité de la surface la plus en dessous de la région de contact étendue
est entourée.
Un autre objectif de la présente invention est également atteint par une région de diffusion du type de conductivité opposé à celui de la région de source, qui est formée sous la région de source en contact avec le noeud de mémorisation. Les caractéristiques et avantages de l'invention
ressortiront d'ailleurs de la description qui va suivre à
titre d'exemple en référence aux dessins annexés, sur lesquels: la figure 1 représente l'implantation générale du dispositif de mémoire à semiconducteurs avec un condensateur empilé; la figure 2 représente une vue en coupe transversale de la figure 1; la figure 3 est une vue en coupe transversale représentant le problème du mauvais alignement de la technique classique; la figure 4 représente un mode de réalisation de la présente invention; la figure 5 représente un autre mode de réalisation de la présente invention; et la figure 6 représente encore un autre mode de
réalisation de la présente invention.
La figure 4 représente la vue en coupe transversale d'un mode de réalisation de la présente invention, lorsqu'un mauvais alignement s'est produit lors de la fabrication de la DRAM dont l'implantation est celle présentée à la figure 1 Comme cela est montré à la figure 4, une première et une seconde couches d'oxyde de champ 31, 32, des premières régions de source et de drain 34, 36, une couche d'isolation de grille 38, une grille 40 et une intercouche d'isolation 46, sont formées de manière séquentielle sur le substrat 30 du premier type de conductivité Après la formation des dessins pour des ouvertures correspondant aux première et seconde régions de contact 42, 44, la gravure sélective de l'intercouche d'isolation 46 est exécutée, jusqu'à ce qu'une partie de la face supérieure du substrat soit mise à nu Ce par quoi les ouvertures sont formées La partie de la première région de contact 42, cependant, peut être placée à l'extérieur de la limite de la première région de source 34, par suite du mauvais alignement engendré lors de l'alignement du dessin de masque pour les régions de contact Par conséquent les ions d'impureté du second type de conductivité sont implantés dans la première région de contact 42, pour former la seconde région de source 48 Ici, la concentration des ions d'impureté et la profondeur de diffusion de la seconde source 48 sont aussi importantes que la concentration et la profondeur de diffusion de la première région de source 34 Ce dont il résulte, bien que le mauvais alignement se soit produit, que toute la surface la plus en dessous de la première région de contact 42 est entourée par les première et seconde régions de source A titre d'exemple, la concentration du substrat et les concentrations des première et seconde régions de source sont respectivement de l'ordre de 1014 à 1016 ions/cm 3, et de 1018 à 1021 ions/cm 3 Ensuite par un processus connu, le condensateur empilé, comprenant une première couche de silicium polycrystallin 50, une couche diélectrique 52 et une seconde couche de silicium polycrystallin 54, et des lignes de bit faites de couches métalliques sont fabriqués et le dispositif de mémoire à semiconducteurs complet est achevé. En se référant à la figure 5 représentant un autre mode de réalisation de la présente invention, la seconde région de source 48, chevauchant partiellement la première région de source 34, est formée par implantation ionique, comme cela est montré à la figure 4 Ensuite, les ions d'impureté du premier type de conductivité sont implantés en direction de la première région de contact 42, afin de former une région de diffusion 58 du premier type de conductivité entourant la seconde région de source 48 La concentration des ions d'impureté de la région de diffusion 58 correspond à une concentration située entre celle du substrat et celle de la première ou de la seconde région de source A titre d'exemple, la concentration de la région de diffusion 58 est située dans la fourchette de 1016 à 1019 ions/cm 3 La région de diffusion 58 empêche les électrons produits par les particules a incidentes dans le substrat de pénétrer dans la couche de noeud de mémorisation à travers les régions de source dans le substrat Ce par quoi l'influence des particules a sur l'électrode de
mémorisation est supprimée.
La figure 6 représente la vue en coupe transversale d'encore un autre mode de réalisation de la présente invention, dans lequel la cellule DRAM ne comporte pas de mauvais alignement produit lors de sa fabrication, ou bien son importance n'est pas grande Dans le cas ci- dessus, la seconde région de source des figures 4 et 5 n'est pas du tout nécessaire puisque la région de contact de l'électrode de mémorisation est formée à l'intérieur de la région de source 34 a Par conséquent l'implantation ionique de l'impureté ayant le type de conductivité opposé à celui de la région de source 34 a fait suite à l'implantation ionique pour la région de source 34 a Ce par quoi une région de
diffusion 58 a du premier type de conductivité est formée.
La concentration en impureté de la région de diffusion 58 a doit être inférieure à celle de la région de source et
supérieure à celle du substrat.
Dans le présent mode de réalisation de la figure 6, la concentration du substrat est de 1014 à 1016 ions/cm 3, celle de la région de source de 1018 à 1 î 21 ions/cm 3 ' celle de la
région de diffusion 58 a de 1016 à 1019 ions/cm 3.
En bref, lorsque la région de contact est formée sur la région de source, c'est-à-dire sur la première région de source, et à l'extérieur de sa limite, en raison d'une erreur produite lors de l'alignement du masque pour la région de contact dans le condensateur empilé du dispositif de mémoire à semiconducteurs, les ions d'impureté, ayant le même type de conductivité que celui de la première région de source, sont implantés dans le substrat, pour former ainsi une seconde région de source Ce par quoi la totalité de la surface de jonction entre la région de contact et le substrat est entourée Ce dont il résulte que, le courant de fuite qui s'écoule à travers la jonction défectueuse entre la partie du noeud de mémorisation et le substrat, est supprimé de sorte que la caractéristique de régénération de la cellule de mémoire est améliorée En outre, consécutivement, des ions d'impuretés avec le type de conductivité opposé à celui de la seconde région de source, sont implantés dans le substrat Ce par quoi la région de diffusion, entourant la totalité de la surface la
plus en dessous de la seconde région de source, est formée.
Egalement dans le cas d'un autre mode de réalisation ne comportant pas d'erreur d'alignement, c'est-à-dire que la région de contact du noeud de mémorisation est formée à l'intérieur de la limite de la région de source, les ions d'impureté avec le type de conductivité opposé à celui de la région de source sont implantés dans le substrat, pour former une autre région de diffusion La région de diffusion correspondante ci- dessus joue un rôle de blocage entre la région de diffusion et le substrat, pour empêcher les électrons produits par les particules a incidentes dans le substrat de pénétrer dans le noeud de mémorisation, pour réduire ainsi de manière drastique le taux d'erreurs temporaires En conclusion, un dispositif de mémoire à semiconducteurs à haute densité ayant un fonctionnement précis et une fiabilité élevée peut être obtenu par l'amélioration de la caractéristique de régénération et par
la diminution du taux d'erreurs temporaires.
Bien que l'invention ait été particulièrement montrée et décrite en se référant à un mode de réalisation préféré de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications dans la forme et dans des détails peuvent être effectuées
sans sortir de l'esprit et du domaine de l'invention.
Claims (6)
1 Dispositif de mémoire comportant un substrat semiconducteur ( 30) d'un premier type de conductivité, des première et seconde régions de diffusion ( 34, 36) d'un second type de conductivité, lesdites régions de diffusion étant séparées l'une de l'autre dans ledit substrat d'une distance donnée par une région de canal, une grille ( 40) comportant une première couche isolante ( 38), en tant qu'intercouche formée sur ladite région de canal, une couche isolante de séparation d'élément ( 31) séparée d'une distance donnée de ladite première ou seconde région ( 34, 36), une surface de substrat mise à nu située entre ladite couche isolante de séparation d'élément ( 31) et ladite première région de diffusion qui lui est adjacente ( 34), et un condensateur empilé comportant une première couche conductrice ( 50) en contact avec ladite surface de substrat mise à nu et une partie de la face supérieure de ladite région de diffusion ( 34), et une seconde couche conductrice ( 54) comportant une seconde couche isolante ( 52), en tant qu'intercouche, sur ladite première couche conductrice ( 50), caractérisé en ce qu'une troisième région de diffusion ( 48) du second type de conductivité est formée sous une surface de jonction située entre ladite première ou seconde région de diffusion ( 34, 36), et ladite première couche conductrice ( 50), et sous ladite surface de substrat
mise à nu.
2 Dispositif de mémoire selon la revendication 1, caractérisé en ce qu'une quatrième région de diffusion ( 58) entoure la totalité de la surface la plus en dessous de
ladite troisième région de diffusion ( 48).
3 Dispositif de mémoire selon la revendication 2, caractérisé en ce qu'une concentration de dopage de ladite quatrième région de diffusion ( 58) est plus élevée que
celle dudit substrat.
4 Dispositif de mémoire comportant un substrat semiconducteur ( 30) d'un premier type de conductivité, des première et seconde régions de diffusion ( 34, 36) d'un second type de conductivité, lesdites régions de diffusion étant séparées l'une de l'autre dans ledit substrat d'une distance donnée par une région de canal, une grille ( 40) comportant une première couche isolante ( 38), en tant qu'intercouche formée sur ladite région de canal, une couche isolante de séparation d'élément ( 31) séparée d'une distance donnée de ladite première ou seconde région ( 34, 36), une surface de substrat mise à nu située entre ladite couche isolante de séparation d'élément ( 31) et ladite première région de diffusion qui lui est adjacente ( 34), et des moyens conducteurs, une surface la plus en dessous desdits moyens conducteurs étant en contact avec ladite surface du substrat mise à nu et avec la partie de surface supérieure de ladite première région de diffusion qui lui est adjacente, caractérisé en ce qu'une troisième région de diffusion ( 48) du second type de conductivité est formée sous une surface de jonction située entre ladite première ou seconde région de diffusion ( 34, 36) et ladite face la plus en dessous desdits moyens conducteurs est sous ladite surface de substrat mise à nu dudit substrat; et en ce qu'une quatrième région de diffusion ( 58) entoure la totalité de la surface la plus en dessous de ladite troisième région de diffusion ( 48) et a une concentration
de dopage plus élevée que celle dudit substrat ( 30).
5 Dispositif de mémoire comportant un substrat semiconducteur ( 30) d'un premier type de conductivité, des première et seconde régions de diffusion ( 34 a, 36 a) d'un second type de conductivité, lesdites régions de diffusion étant séparées l'une de l'autre dans ledit substrat d'une distance donnée par une région de canal, une grille ( 40) comportant une première couche isolante ( 38), en tant qu'intercouche formée sur ladite région de canal, et un condensateur empilé comportant une première couche conductrice ( 50) en contact avec la surface supérieure de ladite première ou seconde région de diffusion ( 34 a, 36 a), une seconde conductrice ( 54) comprenant une seconde couche isolante ( 52), en tant qu'intercouche, positionnée sur ladite première couche conductrice ( 50), caractérisé en ce qu'une troisième région de diffusion ( 58 a) du premier type de conductivité est formée sous une surface de jonction située entre ladite première ou seconde région de diffusion ( 34 a, 36 a) et ladite première couche conductrice ( 50).
6 Dispositif de mémoire selon la revendication 5, caractérisé en ce qu'une concentration de dopage de ladite troisième région de diffusion ( 58 a) est plus élevée que
celle dudit substrat ( 30).
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Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3212150B2 (ja) * | 1992-08-07 | 2001-09-25 | 株式会社日立製作所 | 半導体装置 |
| JP3653107B2 (ja) * | 1994-03-14 | 2005-05-25 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| KR100190834B1 (ko) * | 1994-12-08 | 1999-06-01 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| TW288200B (en) * | 1995-06-28 | 1996-10-11 | Mitsubishi Electric Corp | Semiconductor device and process thereof |
| KR100239690B1 (ko) * | 1996-04-30 | 2000-01-15 | 김영환 | 반도체 메모리 셀의 필드산화막 형성방법 |
| US6021064A (en) * | 1998-02-04 | 2000-02-01 | Vlsi Technology, Inc. | Layout for data storage circuit using shared bit line and method therefor |
| US6072713A (en) * | 1998-02-04 | 2000-06-06 | Vlsi Technology, Inc. | Data storage circuit using shared bit line and method therefor |
| KR100292943B1 (ko) | 1998-03-25 | 2001-09-17 | 윤종용 | 디램장치의제조방법 |
| KR100464414B1 (ko) * | 2002-05-02 | 2005-01-03 | 삼성전자주식회사 | Ｄｃ 노드와 ｂｃ 노드에 연결된 소오스/드레인 접합영역의 접합 프로파일이 서로 다른 디램 소자의 메모리 셀트랜지스터 및 그 제조방법 |
| JP5191132B2 (ja) | 2007-01-29 | 2013-04-24 | 三菱電機株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260065A (ja) * | 1987-04-17 | 1988-10-27 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
| JPS63318150A (ja) * | 1987-06-22 | 1988-12-27 | Oki Electric Ind Co Ltd | Ｄｒａｍメモリセルの製造方法 |
| JPH01120862A (ja) * | 1987-11-04 | 1989-05-12 | Oki Electric Ind Co Ltd | 半導体メモリ装置の製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574175A (en) * | 1978-11-29 | 1980-06-04 | Nec Corp | Preparing interpolation type mos semiconductor device |
| JPS56134757A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Complementary type mos semiconductor device and its manufacture |
| JPS5885559A (ja) * | 1981-11-18 | 1983-05-21 | Nec Corp | Ｃｍｏｓ型半導体集積回路装置 |
| JPS61156862A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
| JPS6260256A (ja) * | 1985-09-10 | 1987-03-16 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JPS62114265A (ja) * | 1985-11-13 | 1987-05-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR900002474B1 (ko) * | 1985-11-22 | 1990-04-16 | 미쓰비시 뎅기 가부시끼가이샤 | 반도체 메모리 |
| KR900003028B1 (ko) * | 1985-12-13 | 1990-05-04 | 미쓰비시 뎅기 가부시끼가이샤 | 반도체 집적회로장치 |
| JPS62145860A (ja) * | 1985-12-20 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
| JPS63318151A (ja) * | 1987-06-22 | 1988-12-27 | Oki Electric Ind Co Ltd | Ｄｒａｍメモリセル |
| DE3918924C2 (de) * | 1988-06-10 | 1996-03-21 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleiterspeichereinrichtung |
| JPH02101769A (ja) * | 1988-10-11 | 1990-04-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07114257B2 (ja) * | 1988-11-15 | 1995-12-06 | 三菱電機株式会社 | 半導体装置 |
| US5068707A (en) * | 1990-05-02 | 1991-11-26 | Nec Electronics Inc. | DRAM memory cell with tapered capacitor electrodes |
-
1991
- 1991-02-25 KR KR1019910002988A patent/KR930009127B1/ko not_active IP Right Cessation
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- 1991-09-02 DE DE4129130A patent/DE4129130C2/de not_active Expired - Lifetime
- 1991-09-03 JP JP3248446A patent/JP2532182B2/ja not_active Expired - Lifetime
- 1991-09-03 IT ITRM910657A patent/IT1250772B/it active IP Right Grant
- 1991-09-03 GB GB9118795A patent/GB2253092B/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260065A (ja) * | 1987-04-17 | 1988-10-27 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
| JPS63318150A (ja) * | 1987-06-22 | 1988-12-27 | Oki Electric Ind Co Ltd | Ｄｒａｍメモリセルの製造方法 |
| JPH01120862A (ja) * | 1987-11-04 | 1989-05-12 | Oki Electric Ind Co Ltd | 半導体メモリ装置の製造方法 |
Non-Patent Citations (3)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 13, no. 166 (E-746)20 Avril 1989 & JP-A-63 318 150 ( OKI ELECTRIC IND. CO. LTD ) 27 Décembre 1988 * |
| PATENT ABSTRACTS OF JAPAN vol. 13, no. 364 (E-805)14 Août 1989 & JP-A-01 120 862 ( OKI ELECTRIC IND. CO. LTD ) 12 Mai 1989 * |
| PATENT ABSTRACTS OF JAPAN vol. 13, no. 78 (E-718)(3426) 22 Février 1989 & JP-A-63 260 065 ( HITACHI LTD ) 27 Octobre 1988 * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2253092B (en) | 1994-11-16 |
| GB9118795D0 (en) | 1991-10-16 |
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| IT1250772B (it) | 1995-04-21 |
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| TW198117B (fr) | 1993-01-11 |
| DE4129130A1 (de) | 1992-09-03 |
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