FR2674372A1 - Structure d'interconnexion dans un dispositif a semiconducteurs et son procede de fabrication. - Google Patents
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Abstract
Structure d'interconnexion pour connecter une couche conductrice mince (30) et une métallisation (60), comprenant un substrat semiconducteur (10), une couche isolante (20), une couche conductrice épaisse (50), une première couche d'isolation intercouche (40), un premier trou de contact formé dans la première couche d'isolation intercouche (40) sur la couche conductrice épaisse (50), une couche conductrice mince (30) constituée d'une structure verticale (30a) et d'une structure horizontale (30), une seconde couche d'isolation intercouche (42), un second trou de contact formé à l'intérieur des première et seconde couches d'isolation intercouche (40, 42) et croisant le premier trou de contact, et une métallisation (60) remplissant le second trou de contact. Ainsi, la superficie de contact entre la métallisation (60) et la couche conductrice mince (30) est augmentée, en réalisant par là un contact direct fiable entre elles.
Description
i
STRUCTURE D'INTERCONNEXION DANS UN DISPOSITIF
A SEMICONDUCTEURS ET SON PROCEDE DE FABRICATION
La présente invention est orientée vers un dispositif à semiconducteurs et son procédé de fabrication, et plus particulièrement vers une structure d'interconnexion dans un dispositif à semiconducteurs et son procédé de fabrication qui permet à une couche conductrice inférieure mince et à une couche conductrice supérieure de réaliser un
contact ohmique.
Dans la poursuite de la miniaturisation des dispositifs à semiconducteurs de VLSI (intégration à très grande échelle) en ULSI (intégration à ultra grande échelle), de nombreux problèmes concernant les interconnexions doivent être résolus Ils sont provoqués par la croissance géométrique des niveaux, la miniaturisation des trous de contact et des trous d'interconnexion, les limitations sur le revêtement de matériau conducteur, et les mauvaises connexions dues à la
minceur du dispositif.
La figure 1 montre une vue en coupe verticale d'un dispositif à semiconducteurs classique comportant un trou de contact pour relier des couches conductrices inférieure et supérieure Le dispositif à semiconducteurs comprend un substrat isolé du point de vu électrique 1 sur la surface duquel une couche isolante épaisse 2 est formée, une première couche conductrice 3 est déposée et dessinée sur la couche isolante, par exemple à une épaisseur d'environ 300 à 400 nm, une couche isolante épaisse 4 est formée sur la couche isolante et la première couche conductrice, un trou de contact 5 pour mettre à nu partiellement la première couche conductrice 3, et pour interconnecter une couche de métallisation 6 et la première couche conductrice 3, et la couche de métallisation 6 est formée sur la première couche conductrice partiellement mise à nu et la
couche isolante 4.
Le trou de contact 5 pour interconnecter la première couche conductrice 3 et la couche de métallisation 6 joue le rôle qui consiste à envoyer l'information de la première couche conductrice vers la couche de métallisation et vice-versa La fiabilité du transfert d'information dépend non seulement des propriétés de la couche conductrice elle- même mais également de la qualité du contact entre les
couches conductrices.
A la figure 1 le trou de contact 5 est formé par gravure anisotrope, par exemple par gravure ionique réactive (RIE), ce qui simplifie grandement l'intégration
dense du circuit.
La miniaturisation des circuits intégrés par la densité élevée des dispositifs nécessite de contracter non seulement les dimensions d'ensemble du dispositif, mais également de contracter de manière sélective sa largeur et/ou son épaisseur Par exemple, dans une RAM (mémoire vive) statique, une couche de silicium polycrystallin est partiellement amincie pour former une unité de résistance élevée dans chaque cellule de mémoire, ou bien au lieu d'amincir une couche de silicium polycrystallin hautement résistante, un transistor PMOS (à semiconducteurs de type P à grille isolée par oxyde métallique) mince est ajouté pour constituer une TFT SRAM (mémoire vive statique à
transistors à effet de champ à couche mince).
La figure 2 est une vue en coupe verticale d'un dispositif à semiconducteurs d'une structure d'interconnexion générale comportant une couche conductrice mince et elle représente le même processus que la figure 1 excepté que l'épaisseur de la première couche conductrice de la figure 1 qui est d'environ 300 à 400 nm, est amincie
à la figure 2 jusqu'à environ 50 nm.
Par conséquent, un couche isolante 4 est créée sur un substrat 1 sur lequel une couche conductrice mince 7 a été formée sur une couche isolante 2 Ensuite, un trou de contact 5 est formé par gravure anisotrope, par exemple, par un procédé RIE de manière à ce qu'une partie de la couche conductrice mince 7 soit mise à nu Puis, un matériau conducteur est déposé et dessiné sur la surface de la couche isolante 4 et de la couche conductrice mince mise à nu, lequel termine la structure d'interconnexion générale comprenant la couche conductrice mince 7, le trou de contact 5 et la couche de métallisation 6. Lorsque le trou de contact 5 est formé par gravure anisotrope, par exemple, par le procédé RIE, la sélectivité de gravure de la couche conductrice mince 7, par exemple, une couche de silicium polycrystallin dopé en impuretés par rapport à la couche isolante 4 devant être traitée n'est pas suffisamment élevée (d'une manière générale au dessous de 10) Par conséquent, lorsque la première couche conductrice 7 est formée très mince, c'est-à-dire, à une épaisseur d'environ 50 nm comme cela a été mentionné ci-dessus, si une partie de la couche isolante 4 est gravée une fois et demi autant qu'une couche classique, ce qui est une erreur admissible ou une marge de traitement, ou bien si la couche est gravée par une sélectivité de gravure beaucoup plus basse, la couche d'isolation 4 en même temps que la couche conductrice mince 7 et même une partie de la couche isolante 2 sont gravées par le procédé de gravure mentionné ci-dessus, en mettant partiellement à nu par ce moyen le substrat semiconducteur 1 Si la couche de métallisation 6 est formée dans ces conditions, la couche de métallisation est directement connectée à la partie mise à nu du substrat 1, en provoquant ainsi une mauvaise interconnexion. En outre, même si la couche isolante 2 est demeurée intacte, la totalité de la surface mise à nu de la couche conductrice mince et de la couche de métallisation destinée à être connectée sont connectées seulement aux bords mis à nu de la couche conductrice 7, dont une partie est retirée par le processus de gravure, ce qui diminue sensiblement la superficie de contact pour détériorer la résistance de
contact.
La figure 3 est une vue en coupe verticale d'une structure d'interconnexion classique en ajoutant un procédé dans lequel la couche conductrice mince et la couche de métallisation sont connectées de manière indirecte grâce à l'interposition d'un matériau conducteur comme du métal, un
siliciure ou une couche épaisse de silicium polycrystallin.
Le dispositif à semiconducteurs classique comprend un substrat semiconducteur 1 isolé du point de vu électrique par la formation sur celui-ci d'une couche isolante épaisse 2, d'une troisième couche conductrice 8 dessinée sur la couche isolante, d'une couche conductrice mince 7 isolée de la troisième couche conductrice 8 par une couche d'isolation intercouche 9 et connectée à la troisième couche conductrice 8 par l'intermédiaire d'un premier trou de contact 100, et d'une couche de métallisation 6 qui est isolée de la troisième couche conductrice 8 par les première et seconde couches d'isolation intercouche 9 et 10 et isolée de la couche conductrice mince 7 par la seconde couche d'isolation intercouche 10 seulement, et connectée à la troisième couche conductrice 8 par l'intermédiaire d'un
second trou de contact 200.
Selon le procédé classique, comme la couche conductrice mince 7 est connectée à la troisième couche conductrice 8 par l'intermédiaire du premier trou de contact 100 d'abord, et ensuite la troisième couche conductrice 8 est connectée à la couche de métallisation 6 par l'intermédiaire du second trou de contact 200, l'information appliquée à la couche conductrice mince 7 est transférée dans la couche de métallisation 6 à travers la
troisième couche conductrice 8, et vice-versa.
Ceci empêche les mauvais contacts ohmiques provoqués par la réduction de la superficie de la surface de connexion puisque la couche conductrice mince est connectée à la couche de métallisation sans former directement le trou de contact reliant la couche de métallisation à la couche conductrice mince Cependant, la couche de métal, de siliciure ou de silicium polycrystallin utilisée comme
troisième couche conductrice présente encore un problème.
Lorsque l'on utilise du métal ou un siliciure, le type de contact pour interconnecter la couche conductrice mince et la troisième couche conductrice est déterminé par le type du silicium polycrystallin dopé en impuretés utilisé comme couche conductrice mince, et un contact ohmique est réalisable pour des impuretés de type N Des impuretés de type P créent le même effet qu'une jonction PN entre la couche conductrice mince et la troisième couche conductrice, provoquant un contact redresseur qui constitue
un mauvais contact.
Egalement, lorsqu'on utilise du silicium polycrystallin épais comme troisième couche conductrice, le type des impuretés dopées dans la couche de silicium polycrystallin épaisse est déterminé en fonction du type d'impureté de la couche de silicium polycrystallin dopé en impureté utilisée comme couche conductrice mince Or il est souhaitable que les types d'impureté des deux impuretés soient les mêmes pour réaliser un contact ohmique hautement fiable. L'interconnexion de ce dernier dispositif à semiconducteurs classique évite que la couche conductrice mince ne soit retirée par gravure excessive, mais puisque l'information est transmise à travers une troisième couche conductrice, elle provoque un mauvais contact dû à la différence entre les propriétés de la troisième couche
conductrice et du matériau adjacent.
Par conséquent, c'est un objectif de la présente invention que de créer une structure d'interconnexion d'un dispositif à semiconducteurs dans lequel une métallisation est directement en contact avec une couche conductrice mince en croisant une structure de contact destinée à interconnecter la couche conductrice mince et la couche conductrice épaisse, et une structure de contact destinée à interconnecter la couche conductrice mince et une métallisation. C'est un autre objectif de la présente invention que de créer une structure d'interconnexion d'un dispositif à semiconducteurs qui fournisse un contact ohmique satisfaisant entre la couche conductrice mince et la métallisation. C'est encore un autre objectif de la présente invention que de procurer un procédé de fabrication pour fabriquer les dispositifs à semiconducteurs tels que
décrits ci-dessus.
La présente invention propose à cet effet une structure d'interconnexion d'un dispositif à semiconducteurs pour connecter de manière électrique une couche conductrice mince et une métallisation, comprenant un substrat semiconducteur, une couche isolante recouvrant le substrat, une couche conductrice épaisse formée sur une certaine partie de la couche isolante, une première couche d'isolation intercouche recouvrant la couche conductrice épaisse, un premier trou de contact formé dans la première couche d'isolation intercouche sur la couche conductrice épaisse, une couche conductrice mince constituée d'une structure verticale formée dans le premier trou de contact et d'une structure horizontale formée sur la première couche d'isolation intercouche, une seconde couche d'isolation intercouche recouvrant la couche conductrice mince, un second trou de contact formé à l'intérieur des première et seconde couches d'isolation intercouche et croisant le premier trou de contact, et une métallisation remplissant le second trou de contact et formée sur la seconde couche d'isolation intercouche, ce par quoi la superficie de contact entre la métallisation et la couche
conductrice mince est augmentée.
La présente invention propose également un procédé de fabrication d'une structure d'interconnexion pour relier de manière électrique une couche conductrice mince et une métallisation dans un dispositif à semiconducteurs lequel procédé comprend les étapes de formation d'une couche conductrice épaisse directement sous la zone o un trou de contact pour connecter la couche conductrice mince et la métallisation sera formé, formation d'une première couche d'isolation intercouche sur toute la surface de la couche conductrice épaisse, formation d'un premier trou de contact sur la première couche d'isolation intercouche, formation d'une couche conductrice mince sur la première couche d'isolation intercouche dans laquelle le premier trou de contact a été formé, dessin de la couche conductrice mince, formation d'une seconde couche d'isolation intercouche sur toute la surface de la couche conductrice mince dessinée, formation d'un second trou de contact croisant le premier trou de contact dans les seconde et première couches d'isolation intercouche, dépôt de matériau conducteur sur la seconde couche d'isolation intercouche dans laquelle le second trou de contact a été formé et formation d'une
métallisation en dessinant le matériau conducteur.
Les caractéristiques et avantages de l'invention
ressortiront d'ailleurs de la description qui va suivre à
titre d'exemple en référence aux dessins annexés, sur lesquels: la figure 1 est une coupe verticale d'un dispositif à semiconducteurs ayant une structure d'interconnexion classique; la figure 2 est une coupe verticale d'un dispositif à semiconducteurs ayant une structure d'interconnexion classique avec des couches conductrices inférieures minces; la figure 3 est une coupe verticale d'un dispositif à semiconducteurs classique améliorant la structure d'interconnexion classique; la figure 4 est une vue en plan pour une interconnexion selon la présente invention et son procédé de fabrication; la figure 5 est une vue en perspective partiellement coupée de la structure d'interconnexion d'un dispositif à semiconducteurs selon la présente invention le dispositif à semiconducteurs étant coupé le long d'une ligne AA' de la figure 4; les figures 6 A à 6 D sont des coupes verticales pour représenter un procédé d'interconnexion d'un dispositif à semiconducteurs selon la présente invention; et la figure 7 est une coupe verticale montrant un mode de réalisation du procédé d'interconnexion selon la
présente invention.
La figure 4 est une vue en plan représentant une structure d'interconnexion selon la présente invention et
son procédé de fabrication.
En se reportant à la figure 4, une partie carrée avec des hachures obliques plus espacées à l'intérieur est un dessin de masque P 2 pour former une couche conductrice épaisse, une partie rectangulaire formée à l'intérieur du dessin de masque P 2 et allongée dans la direction verticale est un dessin de masque Cl pour former un premier trou de contact pour connecter les couches conductrices épaisse et mince, une partie allongée dans la direction horizontale avec des hachures obliques plus serrées à l'intérieur est un dessin de masque Pl pour former la couche conductrice mince, une partie transversale par rapport au dessin de masque Ci et allongée dans la direction horizontale est un dessin de masque C 2 pour former un second trou de contact pour connecter la couche conductrice mince et une métallisation, et une partie allongée dans la direction horizontale ne contenant aucune ligne à l'intérieur est un
dessin de masque P 3 pour former la métallisation.
La figure 5 est une vue en perspective de l'interconnexion d'un dispositif à semiconducteurs de la présente invention le dispositif à semiconducteurs étant
coupé le long d'une ligne AA' de la figure 4.
En se référant à la figure 5, la structure d'interconnexion d'un dispositif à semiconducteurs de la présente invention comprend un substrat semiconducteur 10 isolé du point de vue électrique par la formation d'une couche isolante épaisse 20 sur celui-ci, une couche conductrice épaisse 50 dessinée sur la couche isolante 20, une première couche d'isolation intercouche 40 formée sur toute la couche isolante épaisse et partiellement retirée sur la couche conductrice épaisse Une couche conductrice qui comprend une partie 30 a réalisée à la forme d'une paroi verticale à l'intérieur du vide dans lequel la première couche d'isolation intercouche est partiellement retirée et dessinée au sommet de la partie restante de la première couche d'isolation intercouche, et une seconde couche d'isolation intercouche 42 formée sur la couche conductrice mince dessinée 30 et sur la première couche d'isolation intercouche restante, ce par quoi la couche conductrice 30 a sous la forme d'une paroi verticale permet une superficie de connexion plus grande en rendant possible
par ce moyen un contact ohmique fiable.
Davantage de détails sur le procédé d'interconnexion d'un dispositif à semiconducteurs selon la présente invention sont donnés dans la suite en se référant aux figures 6 A à 6 D. La figure 6 A représente le processus de formation d'un premier trou de contact sur la première couche d'isolation intercouche 40 En se reportant à la figure 6 A, un substrat semiconducteur 10 est isolé du point de vue électrique par la formation d'une couche isolante épaisse 20 sur toute la surface du substrat 10, et la couche isolante est revêtue d'une couche conductrice épaisse d'un matériau tel que du silicium polycrystallin La couche de silicium polycrystallin peut être formée par un processus spécial pour réaliser l'interconnexion, mais dans bien des cas la couche est formée par une partie prolongée de l'une des couches de silicium polycrystallin épaisse réalisée pendant
la formation du dispositif à semiconducteurs.
Par exemple, dans une RAM statique à CMOS (semiconducteurs à grille isolée par oxyde métallique à symétrie complémentaire) complète, une structure de circuit normale utilisant un transistor MOS nécessite de nombreuses électrodes de grille formées au dessus et au dessous d'une couche d'isolation intercouche, de sorte que la couche épaisse de silicium polycrystallin peut être facilement réalisée Dans tous les cas, étendue à partir du circuit environnant ou formée par un processus supplémentaire, le type d'impuretés dopées dans le silicium polycrystallin ne pose pas de problème puisque la couche conductrice épaisse n'agit pas comme support pour transmettre l'information comme c'est le cas dans la technique antérieure Egalement, lors de la formation de la couche de silicium polycrystallin par un processus supplémentaire, il n'y a
pas d'impuretés dopées.
A la suite de quoi, la couche de silicium polycrystallin est dessinée en utilisant le dessin de masque P 2 pour former une couche conductrice épaisse 50, et la totalité de la couche conductrice épaisse et de la couche isolante sont revêtues d'un matériau isolant épais
pour former une première couche d'isolation intercouche 40.
Un premier trou de contact 100 est formé dans la première couche d'isolation intercouche 40 en utilisant le dessin de masque Cl par une gravure anisotrope tel qu'un procédé RIE, à cet instant, la couche conductrice épaisse sert de couche d'arrêt de gravure dans le processus de gravure. La figure 6 B représente le processus de formation d'une couche conductrice mince 30 et d'une seconde couche d'isolation intercouche 42 En se reportant à la figure 6 B, une couche conductrice mince telle que du silicium polycrystallin dopé en impureté est formée jusqu'à une épaisseur d'environ 50 nm sur toute la surface du substrat sur laquelle le premier trou de contact 100 a été formé et elle est dessinée en utilisant le dessin de masque Pl pour
former la couche conductrice mince 30.
Ensuite, la seconde couche d'isolation intercouche 42 est mise en place par revêtement avec un matériau isolant et en aplanissant la surface de celui-ci Comme matériau isolant, n'importe quel matériau ayant un effet isolant est utilisable, mais il est à noter qu'il doit avoir la même sélectivité de gravure que le matériau isolant de la première couche d'isolation intercouche 40, ou une
sélectivité de gravure similaire.
La figure 6 C représente le processus de formation d'un second trou de contact 200 En se reportant à la figure 6 C, il une couche photosensible est déposée sur toute la surface de la seconde couche d'isolation intercouche 42, et elle est dessinée par un dessin de masque C 2 pour former un dessin de couche photosensible 70 Puis, un second trou de contact est formé sur la seconde couche d'isolation intercouche 42 en exposant le substrat sur lequel le dessin de la couche photosensible 70 a été formé au gaz pour la gravure anisotrope Le processus de gravure anisotrope est le même que le processus de formation du premier trou de contact, et le second trou de contact 200 formé par le dessin de masque C 2, croise le premier trou de contact 100
formé par le dessin de masque Cl.
Davantage de détails sur les faits expérimentaux se produisant lors du processus de gravure anisotrope pour former le second trou de contact sont donnés ci-dessous Le matériau devant être retiré par le processus de gravure doit être confiné dans la seconde couche d'isolation intercouche 42 Cependant, lorsque la couche conductrice mince est très mince, c'est-à-dire environ 50 nm comme cela est décrit ci-dessus en détail, si une partie de la seconde couche d'isolation intercouche 42 est gravée jusqu'à une fois et demi de la durée de gravure normale ce qui est une erreur admissible ou une marge d'erreur du processus, ou si la sélectivité de gravure entre la couche conductrice mince et la seconde couche d'isolation intercouche se trouve réduite, non seulement la seconde couche d'isolation intercouche 42 mais aussi la couche conductrice mince 30, sont gravées ensemble, et simultanément, une partie de la première couche d'isolation intercouche 40 est également gravée de sorte que la couche conductrice épaisse est partiellement mise à nu La couche conductrice épaisse 50 sert de couche d'arrêt de gravure pour arrêter le processus de gravure, et une partie de la couche conductrice mince formée sur la paroi latérale intérieure du premier trou de contact demeure non gravée puisque bien que la partie disposée horizontalement de la couche conductrice mince soit très mince pour être retirée complètement par gravure, la partie disposée verticalement sur la paroi latérale intérieure du premier trou de contact n'est pas gravée en raison du caractère isotrope de la gravure, en en laissant
par cela une partie sous forme de parois verticales.
La couche conductrice mince 30 a sous forme d'une paroi verticale fournit une superficie de connexion égale aux deux côtés et au sommet de chacun des contacts métalliques, en rendant possible par ce moyen un contact résistant fiable. La figure 6 D représente le processus de formation d'une métallisation 60 Un matériau conducteur est déposé sur toute la surface du substrat qui est construit de sorte que les premier et second trous de contact se croisent l'un l'autre, et il est dessiné par le dessin de masque P 3,
terminant la métallisation 60.
Par conséquent, la structure d'interconnexion d'un dispositif à semiconducteurs est réalisée par le fait que les premier et second trous de contact se croisent l'un l'autre, que la couche conductrice épaisse est formée sous la structure entrecroisée des trous de contact, et que la couche conductrice épaisse 50, la couche conductrice mince et la métallisation 60 sont en contact les unes avec les
autres par l'intermédiaire de la structure croisée.
La figure 7 est une coupe verticale d'un dispositif à semiconducteurs utilisant la structure d'interconnexion
selon la présente invention.
Dans une RAM statique un élément à résistance élevée formé avec du silicium polycrystallin est utilisé comme charge de chaque cellule de mémoire, cependant, puisqu'un élément de résistance de 1 OTû pour la fabrication d'une SRAM d'un mégabit fiable tout en maintenant le courant d'attente à un certain niveau mesuré en micro-ampères, rencontre de nombreuses difficultés en fabrication, en considérant l'énergie d'activation de l'élément de résistance en silicium polycrystallin et la mise en oeuvre à basse tension de l'élément, un procédé pour utiliser un PMOS en silicium polycrystallin mince comme charge a été proposé. La RAM statique à transistor PMOS mince (TFT transistor à couche mince) est une nouvelle cellule SRAM fabriquée d'une façon telle qu'un dispositif NMOS (transistor à semiconducteurs de type N à grille isolée par oxyde métallique) faisant partie de la cellule de SRAM est formé sur un substrat semiconducteur qui est revêtu d'une couche isolante, et un transistor PMOS fait d'un silicium
polycrystallin mince est formé sur la couche isolante.
Dans la nouvelle SRAM, le transistor PMOS est utilisé comme une charge, et ses propriétés varient en fonction de l'épaisseur du silicium polycrystallin formant le PMOS Il est évident sous de nombreux aspects que plus le silicium polycrystallin est mince, plus sces propriétés électriques
sont améliorées.
Le dispositif à semiconducteurs montré à la figure 7 comprend une couche isolante 20 formée, pour isolation électrique, sur le substrat 15 sur lequel le transistor NMOS est formé, et un transistor à couche mince et une métallisation 600 formée sur la couche isolante Le transistor à couche mince est constitué d'une électrode de grille 52, d'une région de canal 300 b et d'une région de diffusion d'impureté de type P 300 Un côté de la région de diffusion d'impureté de type P 300 est connecté à la métallisation 600, et une couche épaisse de silicium polycrystallin 54 s'étendant une autre électrode de grille est formée sous la partie servant à connecter la région de
diffusion d'impureté de type P 300 et la métallisation 600.
L'interconnexion de la présente invention est appliquée pour connecter la région de diffusion d'impureté 300 et la
métallisation 600.
Par conséquent, la structure d'interconnexion et le procédé d'interconnexion de la présente invention peuvent être appliqués à un dispositif à semiconducteurs quelconque dans lequel une couche conductrice épaisse est formée sous une couche conductrice mince et dans lequel les deux couches conductrices doivent être connectées l'une à l'autre, ce qui rend possible un contact ohmique fiable même si la couche conductrice mince et la métallisation
sont directement connectées.
Bien que l'invention ait été particulièrement montrée et décrite en se référant à un mode de réalisation préféré de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications dans la forme et dans des détails peuvent être effectuées
sans sortir de l'esprit et du domaine de l'invention.
Claims (8)
1 Structure d'interconnexion d'un dispositif à semiconducteurs pour connecter de manière électrique une couche conductrice mince ( 30) et une métallisation ( 60), comprenant un substrat semiconducteur ( 10), une couche isolante ( 20) recouvrant le substrat, une couche conductrice épaisse ( 50) formée sur une certaine partie de ladite couche isolante ( 20), une première couche d'isolation intercouche ( 40) recouvrant ladite couche conductrice épaisse ( 50), un premier trou de contact ( 100) formé dans ladite première couche d'isolation intercouche ( 40) sur ladite couche conductrice épaisse ( 50), une couche conductrice mince ( 30) constituée d'une structure verticale ( 30 a) formée dans ledit premier trou de contact ( 100) et d'une structure horizontale ( 30) formée sur ladite première couche d'isolation intercouche ( 40), une seconde couche d'isolation intercouche ( 42) recouvrant ladite couche conductrice mince ( 30), un second trou de contact ( 200) formé à l'intérieur desdites première et seconde couches d'isolation intercouche ( 40, 42) et croisant ledit premier trou de contact, et une métallisation ( 60) remplissant ledit second trou de contact ( 200) et formée sur ladite seconde couche d'isolation intercouche ( 42), ce par quoi la superficie de contact entre ladite métallisation ( 60) et
ladite couche conductrice mince ( 30) est augmentée.
2 Structure d'interconnexion d'un dispositif à semiconducteurs telle que revendiquée dans la revendication 1, caractérisée en ce que ladite couche conductrice épaisse ( 50) est plus grande que la partie entrecroisée desdits
premier et second trous de contact ( 100, 200).
3 Structure d'interconnexion d'un dispositif à semiconducteurs telle que revendiquée dans la revendication 1, caractérisée en ce que ladite couche conductrice épaisse
( 50) est constituée de silicium polycrystallin.
4 Structure d'interconnexion d'un dispositif à semiconducteurs telle que revendiquée dans la revendication 1, caractérisée en ce que ladite couche conductrice mince ( 30) est constituée de silicium polycrystallin dopé en impureté. Structure d'interconnexion d'un dispositif à semiconducteurs telle que revendiquée dans la revendication 1, caractérisée en ce que lesdites première et seconde couches d'isolation intercouche ( 40, 42) sont constituées de matériaux d'isolation ayant des sélectivités de gravure
identiques ou similaires.
6 Structure d'interconnexion d'un dispositif à semiconducteurs telle que revendiquée dans la revendication 1, caractérisée en ce que ladite métallisation ( 60) est formée en entourant les régions de connexion créées par ladite couche conductrice mince ( 30) formée sous la forme
d'une paroi verticale ( 30 a).
7 Procédé de fabrication d'une structure d'interconnexion d'un dispositif à semiconducteurs pour relier de manière électrique une couche conductrice mince ( 30) et une métallisation ( 60) caractérisé en ce qu'il comprend les étapes de: formation d'une couche conductrice épaisse ( 50) directement sous la zone o un trou de contact ( 100) pour connecter ladite couche conductrice mince ( 30) et ladite métallisation ( 60) sera formé; formation d'une première couche d'isolation intercouche ( 40) sur toute la surface de ladite couche conductrice épaisse ( 50); formation d'un premier trou de contact ( 100) sur ladite première couche d'isolation intercouche ( 40); formation d'une couche conductrice mince ( 30) sur ladite première couche d'isolation intercouche ( 40) dans laquelle ledit premier trou de contact ( 100) a été formé; dessin de ladite couche conductrice mince ( 30); formation d'une seconde couche d'isolation intercouche ( 42) sur toute la surface de ladite couche conductrice mince ( 30) dessinée; formation d'un second trou de contact ( 200), croisant ledit premier trou de contact ( 100) dans lesdites seconde et première couches d'isolation intercouche ( 40, 42); dépôt de matériau conducteur sur ladite seconde couche d'isolation intercouche ( 42) dans laquelle le second trou de contact ( 200) a été formé; et formation d'une métallisation ( 60) en dessinant le
matériau conducteur.
8 Procédé de fabrication d'une structure d'interconnexion d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 7, caractérisé en ce que ladite couche conductrice épaisse ( 50) est plus grande que la superficie selon laquelle lesdits premier et second
trous de contact ( 100, 200) s'entrecroisent.
9 Procédé de fabrication d'une structure d'interconnexion d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 7, caractérisé en ce que ladite couche conductrice épaisse ( 50) est formée par un
processus supplémentaire.
Procédé de fabrication d'une structure d'interconnexion d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 7, caractérisé en ce que lesdites première et seconde couches d'isolation intercouche ( 40, 42) sont faites de matériaux isolants
ayant des sélectivités de gravure identiques ou similaires.
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36475E (en) * | 1993-09-15 | 1999-12-28 | Hyundai Electronics Industries Co., Ltd. | Method of forming a via plug in a semiconductor device |
| DE19521006C2 (de) | 1994-06-08 | 2000-02-17 | Hyundai Electronics Ind | Halbleiterbauelement und Verfahren zu seiner Herstellung |
| US5627103A (en) * | 1995-03-02 | 1997-05-06 | Sony Corporation | Method of thin film transistor formation with split polysilicon deposition |
| KR100338480B1 (ko) * | 1995-08-19 | 2003-01-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
| GB2333393B (en) * | 1995-08-19 | 2000-03-29 | Lg Electronics Inc | Wiring structure for a liquid crystal display device and a method of manufacturing the same. |
| JP2005150339A (ja) * | 2003-11-14 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 電極形成方法、容量素子及びその製造方法 |
| EP4002437B1 (fr) | 2020-09-22 | 2023-08-02 | Changxin Memory Technologies, Inc. | Procédé de formation d'une fenêtre de contact |
| US11929280B2 (en) | 2020-09-22 | 2024-03-12 | Changxin Memory Technologies, Inc. | Contact window structure and method for forming contact window structure |
| CN114256135A (zh) * | 2020-09-22 | 2022-03-29 | 长鑫存储技术有限公司 | 开口结构及其形成方法、接触插塞及其形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0220517A2 (fr) * | 1985-09-30 | 1987-05-06 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur comprenant une plage de contact |
| EP0315980A2 (fr) * | 1987-11-12 | 1989-05-17 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur comprenant des couches conductrices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3518506A (en) * | 1967-12-06 | 1970-06-30 | Ibm | Semiconductor device with contact metallurgy thereon,and method for making same |
| JPH0815152B2 (ja) * | 1986-01-27 | 1996-02-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JPS63268258A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | 半導体装置 |
| EP0383610B1 (fr) * | 1989-02-17 | 1997-10-08 | Matsushita Electronics Corporation | Procédé de fabrication d'un dispositif semi-conducteur |
| JP3199717B2 (ja) * | 1989-09-08 | 2001-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1991
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-
1992
- 1992-11-17 US US07/977,867 patent/US5320980A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0220517A2 (fr) * | 1985-09-30 | 1987-05-06 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur comprenant une plage de contact |
| EP0315980A2 (fr) * | 1987-11-12 | 1989-05-17 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur comprenant des couches conductrices |
Non-Patent Citations (1)
| Title |
|---|
| SYMPOSIUM ON VLSI TECHNOLOGY-DIGEST OF TECHNICAL PAPERS 4 Juin 1990, HONOLULU pages 19 - 20 A.O. ADAN ET AL. 'A half-micron SRAM cell using a double-gated self-aligned polysilicon PMOS thin film transistor (TFT) load' * |
Also Published As
| Publication number | Publication date |
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| GB9117285D0 (en) | 1991-09-25 |
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