FR2478376A1 - Dispositif semi-conducteur du type cellule de memorisation a transistor a enrichissement et resistance, et son procede de fabrication - Google Patents
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- 239000004065 semiconductor Substances 0.000 title abstract description 84
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 210000000352 storage cell Anatomy 0.000 title description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 36
- 229910052710 silicon Inorganic materials 0.000 abstract description 36
- 239000010703 silicon Substances 0.000 abstract description 36
- 239000000758 substrate Substances 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 7
- 229910052594 sapphire Inorganic materials 0.000 abstract description 4
- 239000010980 sapphire Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 15
- 239000004020 conductor Substances 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 241000208202 Linaceae Species 0.000 description 1
- 235000004431 Linum usitatissimum Nutrition 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76272—Vertical isolation by lateral overgrowth techniques, i.e. ELO techniques
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
L'INVENTION CONCERNE UN DISPOSITIF SEMI-CONDUCTEUR A HAUT DEGRE D'INTEGRATION ET SON PROCEDE DE FABRICATION, EN PARTICULIER UN ELEMENT A FORTE IMPEDANCE. LE DISPOSITIF SEMI-CONDUCTEUR POSSEDE UNE STRUCTURE SILICIUM-SUR-SAPHIR DANS LAQUELLE UN ELEMENT A JONCTION PN 35, 44 EST FORME DANS UN SUBSTRAT DE SILICIUM 20 DISPOSE SUR UNE PLAQUE DE SAPHIR 22. UNE COUCHE D'OXYDE 34 EST FORMEE DANS L'AIRE SUPERFICIELLE DE LA REGION DE TYPE P 35 QUI SERT A FORMER L'ELEMENT A JONCTION PN 35, 44. LE DISPOSITIF AINSI FORME PERMET DE REALISER UNE CELLULE DE MEMORISATION A HAUT DEGRE D'INTEGRATION.
Description
La présente invention concerne un dispositif semi-
conducteur possédant une structure semi-conductrice de silicium formée sur un substrat isolant, ainsi qu'un procédé de fabrication
du dispositif.
Les méthodes de fabrication à degré élevé d'intégration
des dispositifs semi-conducteurs de type MOS (métal-oxyde-semi-
conducteur) ont récemment progressé avec la mise au point d'un dispositif MOS de conception LSI (c'est-à-dire avec "intégration à grande échelle") comportant un élément semi-conducteur extrêmement petit, dont la dimension minimale est de 2 microns. En particulier, il a été mis au point, et utilisé en pratique, une mémoire MOS de conception LSI présentant une capacité de mémorisation "à grande échelle" atteignant 16 k-bits et 64 k-bits. Dans le but d'accroître l'intégration et de réduire la consommation d'énergie, il est devenu courant de former une cellule de mémorisation sous forme d'une
structure du type E/R (c'est-à-dire transistor à enrichissement-
résistance), dans laquelle on utilise des éléments de résistance élevée comme éléments de charge, au lieu d'une structure à
6 transistors dans laquelle une cellule de mémorisation est consti-
tuée de six transistors MOS. La figure 1 des dessins annexés montre
un schéma de circuit d'une cellule de mémorisation du type E/R.
La cellule comporte des transistors MOS d'attaque du type à enri-
chissement, désignés par les numéros de référence 2 et 4, dont les sources sont mises à la terre, des résistances de charge 6 et 8
connectées respectivement entre une borne VD d'alimentation élec-
trique et les drains des transistors MOS 2 et 4, un transistor MOS de transfert du type à enrichissement, désigné par la référence 10, dont une extrémité du trajet de courant est connectée au drain du transistor MOS 2 et à la grille du transistor MOS 4, et un transistor
MOS de transfert du type à enrichissement, désigné par ta réfé-
rence 12, dont une extrémité du trajet de courant est connectée à la grille du transistor MOS 2 et au drain du transistor MOS 4. Les autres extrémités des trajets de courant des transistors MOS 10 et 12 sont connectées à des lignes de bits BLl et BL2, tandis que leurs grilles sont connectées à une ligne de mots WL, comme cela est courant. Les résistances de charge 6 et 8 ordinairement utilisées dans la cellule de mémorisation de type E/R sont formées de silicium
polycristallin de manière à présenter des valeurs élevées de résis-
tance allant de 1 Mcl à 100 M-:. Lorsque des éléments résistants présentant de telles valeurs élevées de résistance sont constitués de silicium polycristallin, il apparalt des problèmes qui sont dus au fait que la valeur de résistance d'éléments résistants varie en
fonction des propriétés cristallographiques du silicium polycristal-
lin (par exemple le rayon des particules de cristal) et des diffé-
rences entre les conditions de croissance, et que la formation d'un contact ohmique entre des régions de silicium polycristallin à résistance élevée et des régions conductrices est difficile. On peut réaliser un contact ohmique en donnant à une région adjacente
aux aires de contact une concentration en impuretés élevée. Toute-
fois, les impuretés de la région à concentration élevée en impuretés
diffusent de manière anormale (le long des frontières des parti-
cules de cristal, par exemple) dans une région à faible concentra-
tion en impuretés, de sorte que la valeur de résistance de la région
fortement résistance s'abaisse.
On examinera le cas d'une autre cellule de mémorisation, du type à quatre transistors et deux diodes, dans laquelle des diodes 14 et 16 sont utilisées comme éléments de charge, ainsi que
le montre la figure 2, à la place des résistances de charge 6 et 8.
Pour fixer la valeur de résistance en sens non passant des diodes
14 et 16 à plusieurs dizaines de M-1 ou davantage, il est néces-
saire que la densité de courant en sens non passant de ces diodes
soit fixée au-dessus de plusieurs nA/I>m. Toutefois, il est diffi-
cile d'obtenir de telles propriétés à partir de ces diodes utili-
sant le substrat de silicium ordinaire. De plus, les diodes formées au moyen du substrat de silicium demandent une aire plus importante
que celle de résistances de charge formées de silicium polycristallin.
Un but de l'invention est de proposer un dispositif
semi-conducteur comportant des régions de jonction pn dont les pro-
priétés électriques sont adaptées à leur utilisation comme éléments de charge dans la cellule de mémorisation, ainsi qu'un procédé de
fabrication du dispositif semi-conducteur.
Selon un mode de réalisation de l'invention, il est proposé un dispositif semi-conducteur comprenant un corps isolant, une couche de silicium formée sur le corps isolant, une première région semi-conductrice d'un premier type de conductivité formée dans une partie de la couche de silicium s'étendant de la surface de la couche de silicium jusqu'au corps isolant, et une deuxième région semi-conductrice d'un type de conductivité opposé à celui
de la première région semi-conductrice, la deuxième région semi-
conductrice étant formée dans une région adjacente à la première région semi-conductrice et coopérant avec la première jonction
semi-conductrice pour former un élément de jonction pn.
L'élément à jonction pn de ce dispositif semi-conduc-
teur comporte des régions de type p et de type n qui sont formées sur la couche isolante de manière que les régions de type p et de type n puissent présenter une cristallinité médiocre, ce c i permettant que le courant en sens non passant soit élevé. De plus la couche isolante est formée de manière à présenter une certaine épaisseur dans l'aire superficielle de l'une des régions de type p et de type n qui forment l'élément de jonction pn, ce qui rend
possible la formation d'une couche de câblage sur la couche iso-
lante et l'accroissement de la densité d'intégration d'éléments.
La description suivante, conçue à titre d'illustration
de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: - les figures 1 et 2 sont des schémas de circuit montrant des cellules de mémorisation de la technique antérieure;
- les figures 3A à 3F montrent un procédé de fabrica-
tion d'un dispositif semi-conducteur selon un mode de réalisation de l'invention, qui comporte un élément à jonction pn pouvant être utilisé dans la cellule de mémorisation présentée sur la figure 2; - la figure 4 montre les propriétés électriques de l'élément à jonction pn présenté sur la figure 3F;
- la figure 5 est une variante de la structure semi-
conductrice présentée sur la figure 3B; et - les figures 6 et 7 montrent des variantes de la
structure semi-conductrice présentée sur la figure 3E.
Les figures 3A à 3F présentent le processus de fabri-
cation d'un dispositif semi-conducteur comportant un élément à Jonction pn qui est efficacement utilise comme diode, 14 ou 16, dans la cellule de mémerisation présentée sur la figure 2. Comme on peut le voir sur la figure 3A, on dépose du silicium à la surface d'un substrat isolant ou de saphir, 22 de manière à former une couche 20 de silicium de type p dont l'épaisseur est d'environ 0,8>Im (soit 8 000 A). On forme à la surface de la couche de silicium 20 une pellicule de dioxyde de silicium (SiO2) désignée par la référence 24
sous une épaisseur d'environ 1 000 A, et, à la surface de la pelli-
ceule 24 de SiO2, on forme une pellicule 26 de nitrure de silicium (Si N,) d'une épaisseur d'environ 1 000 A. Les pellicules de SiO2 et Si3N4 sont ensuite sélectivement éliminées afin de laisser une
région d'élément prédéterminée.
Comme le montre la figure 3B, on décape la couche de silicium 20 qui ne se trouve pas sous la région de l'élément, et cela jusqu'à une profondeur d'environ 4 000 X (soit la moitié de
l'épaisseur initiale).
Comme le montre la figure 3C, on décape sélectivement les pellicules 24 et 26 de SiO2 et Si3N4 de manière à former un trou, ou intervalle, 28 divisant en deux parties les pellicules 24 et 26 de Si 2 et Si3N4. Ensuite, on injecte à travers le trou 28, dans la couche de silicium.20, des impuretés de type p, par exemple du bore, l une concentration de 5 x 10 atomes/cm au moyen d'une technique d'injection d'ions et sous une tension d'injection de S0 keV. On oxyde par voie humide, à une température de 1000%C, la surface exposée du substrat semi-conducteur ainsi formée de manière à former des couches d'oxyde 30, 32 et 34, que l'on peut voir sur la figure 3D. On poursuit ces opérations d'oxydation jusqu'à ce
que les couches d'oxyde 30 et 32 atteignent le substrac de saphir 22.
La couche 20 de silicium de type p se trouvant dans la région de l'élément est donc séparées d'autres régions par ces couches 30 et 32 de SiO. On forme la couche 34 de SiO de manière que la distance
2 2
entre l'envers de la couche 34 et la surface supérieure du corps isolant 22 soit rendue à peu près égale à 4 000 A. Les impuretés de bore injectées sous forme ionique dans la couche de silicium 20 pendant l'opération précédente subissent un recuit dans l'opération d'oxydation, ce qui forme une région de type p 35 sous la couche d'oxyde 34, et cette région de type p 35 coopère avec la couche 34 de SiO de manière à diviser la couche de silicium 20 en deux régions 20-1 et 20-2. Après l'opération d'oxydation, on élimine par décapage les pellicules 24 et 26 de SiO2 et Si3N4. A l'aide du processus MOS habituel de formation de grille de silicium, on forme, sur une partie de la surface de la couche de silicium 20-1 une région de grille 36 comportant la pellicule de SiO2 de 1 000 A et une couche de silicium polycristallin formée sur la pellicule de SiO tandis qu'on forme sur la pellicule 34 de SiO2 une couche de câblage 38- en silicium polycristallin. On forme ensuite, à la surface de la structure semi-conductrice ainsi
constituée, une couche de verre au phosphosilicane (PSG) (l'opéra-
tion correspondante n'est pas représentée), et on fait diffuser du phosphore de la couche de verre dans la couche 20 de silicium de type p à une température d'environ 10000C. On élimine ensuite par décapage la couche de verre de phosphosilicate. Ainsi, dans la couche de silicium 201, sont formées des régions de type n+ 40 et 42 qui servent de source et de drain à un transistor MOS, tandis que la couche de silicium 20-2 est transformée en une région de type n+ 44 qui coopère avec la région de type p 35 pour former un élément à
jonction pn.
Lorsque la structure semi-conductrice présentée sur la figure 3E a été formée de la manière indiquée ci-dessus, on fait successivement déposer, par la méthode CVD (dépôt de vapeur par voie chimique) sur les couches 30, 32 et 34 de SiO2 et sur la région de grille 36 une couche 46 de SiO2, puis une couche 48 de verre au phosphosilicate (PSG). Ensuite, on élimine par décapage la couche 46 de SiO2 et la couche 48 de verre au phosphosilicate, de manière à partiellement exposer des surfaces de régions de type n+ 40, 42 et 44. Ensuite, on dépose de l'aluminium sous forme vapeur sur les parties exposées des régions 40, 42 et 44 de type n et de la couche 48 de verre au phosphosilicate, et on élimine sélectivement par
décapage la couche d'aluminium ainsi formée pour obtenir des élec-
trodes 50, 52 et 54 relativement aux régions 40, 42 et 44 de
type n+.
Comme on peut le voir dans le dispositif semi-
conducteur présenté sur la figure 3F, par exemple, l'élément à jonction pn qui peut servir de diode 14 ou 16 pour la mémoire de la figurc 2 est formé de la région de type p 35 et de la région de type n+ 44. Dans ce cas, on donne à l'élément à jonction pn une largeur de 5 Pm et une largeur de 4 000 A, par exemple. La figure 4
montre la caractéristique tension-courant du dispositif à jonc-
tion pn ainsi obtenu.
Comme on peut le voir en examinant la caractéristique tension-courant de la figure 4, un courant inverse IR de 5 x 10 A passe dans la diode lorsqu'on lui applique une tension inverse VR de 5 V. La diode présentant cette caractéristique IR-VR peut donc être effectivement utilisée comme diode 14 ou 16 dans la cellule de mémorisation de la figure 2. Avec cette diode, le courant de sens passant IF croît exponentiellement en fonction de la tension
directe VF lorsque celle-ci est supérieure à 0,5 V, ce qui repré-
sente la caractéristique ordinaire d'une diode en sens passant.
Dans le cas d'un dispositif à jonction pn formé sur un substrat iso-
lant du type SOS (c'est-à-dire silicium-sur-saphir), il est possible d'obtenir une diode présentant un tel courant inverse important,
puisque les courants de création et de recombinaison sont grands.
Comme le montrent clairement les figures 3E et 3F, on peut donner à la couche 34 de SiO2 formée sur la couche de type p 35 une épaisseur suffisante pour permettre la formation de la couche de cablage 38 sur la couche 34 de SiO2 de manière à accroltre le
degré d'intégration des éléments.
Alors que le mode de réalisation qui vient d'être décrit se rapporte à un mode de réalisation particulier, il faut
comprendre que l'invention n'est pas limitée à ce mode de réalisa-
tion. Comme le montre la figure 3B par exemple, la couche de sili-
cium 20 qui ne se trouve pas sous la région d'élément est éliminée
par décapage jusqu'à une épaisseur de 4000 A dans ce mode de réali-
sation, mais il est également possible, comme cela est représenté sur la figure 5, de former un îlot 21 de silicium en éliminant complètement la partie de la couche de silicium 20 qui n'est pas présente dans la région d'élément. Ensuite, on peut effectuer les mêmes opérations que celles indiquées pour le mode de réalisation
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décrit ci-dessus de façon à fabriquer un dispositif semi-conducteur présentant le même effet que celui réalisé par le dispositif décrit
en relation avec les figures 3A à 3F.
Dans le mode de réalisation décrit, comme le montre la figure 3E, on forme la région 35 de type p au voisinage immédiat de la région 42 de type n+ en dopant une partie de la couche de silicium 20 à l'aide de bore par la technique d'injection ionique, mais il est possible de former, comme le mettre la figure 6, une région de type p 56, qui fait fonction de région d'électrode, dans
la région 42 de type n adjacente à la région 35 de type p en uti-
lisant le processus CMOS habituel. On introduit du bore par la méthode d'injection ionique de façon à former la région 35 de type p dans le mode de réalisation décrit, mais il est possible d'introduire du bore et du phosphore dans leurs régions correspondantes au lieu d'appliquer la méthode d'injection ionique, comme le montre la figure 7, de manière à former une région de type p 58, qui coopère
avec la région 44 de type n de manière à former l'élément à jonc-
tion pn, ainsi qu'une région de type n 60 entre la région 58 de type p et la région 42 de type n+ Il n'est pas nécessaire que les régions 44 et 56 comportent une concentration élevée en impuretés, mais elles peuvent être respectivement formées de régions de type n et de type p. Dans le mode de réalisation décrit,-il est utilisé une couche 20 de silicium de type p-, mais il peut être utilisé une couche de silicium de type n-, les types de conductivité des autres régions étant alors inversés, ce qui permet d'obtenir le même
effet que celui obtenu à l'aide du mode de réalisation décrit.
On utilise du silicium polycristallin dans le mode
de réalisation décrit pour former la couche de câblage et l'élec-
trode de grille, mais il est également possible d'utiliser, à leur place, un métal à haut point de fusion, comme le molybdène ou le tungstène. Ce peut être un siliciure, comme le siliciure de molybdène, le siliciure de tungstène, le siliciure de titane et le siliciure
de tantale, ou bien l'aluminium.
Bien entendu, l'homme de l'art sera en mesure d'iinagi-
ner, à partir du procédé et du dispositif dont la description vient
d'être donnée à titre simplement illustratif et nullement limitatif, diverses autres variantes et modifications ne sortant pas du cadre
de l'invention.
L E V E N D I C A T I 0 N S
1 - Dispositif semi-conducteur comprenant un corps
isolant (24), une couche de silicium (20) formée sur le corps iso-
lant, une première région semi-conductrice (35) d'un premier type de conductivité formée dans une partie de la couche de silicium. et une deuxième région semi-conductrice (44) d'un deuxième type de conductivité opposé au premier type de conductivité, la deuxième région semiconductrice étant formée au voisinage immédiat de la première région semiconductrice et coopérant avec celle-ci pour former un élément à jonction pn, le dispositif étant caractérisé par une région isolante (24) formée au moins dans l'aire superficielle
de la première région semi-conductrice (35).
2 - Dispositif semi-conducteur selon la revendica-
tion 1, caractérisé en ce qu'il comporte en outre (figure 6) une
troisième région semi-conductrice (56) du premier type de conduc-
tivité úormée en un emplacement séparé de la deuxième région semi-
conductrice (44) et adjacent à la première région semi-conductrice
(35), cette troisième région possédant une concentrationen impure-
tés plus élevée que celle de la première région semi-conductrice.
3 - Dispositif semi-conducteur selon-la revendication 2.
caractérisé en ce qu'il comporte en outre une quatrième région semi-
conductrice (42) du deuxième type de conductivité formée en un
emplacement séparé de la deuxième région semi-conductrice et adja-
cent à la troisième région semi-conductrice, une cinquième région semiiconductrice (40) du deuxième type de conductivité formée en un emplacement séparé de la quatrième région semi-conductrice, et une région de grille '36) déposée de manière électriquement isolée entre
la quatrième et la cinquième région semi-conductrice.
4 - Dispositif semi-conducteur selon la revendication 1, 2 ou 3, caractérisé en ce que la couche de silicium (2i) est formëe
dans une aire limitée.
- Dispositif semi-conducteur selon la revendication 1, 2 ou 3, caractérisé en ce qu'il comporte en outre une couche isolante (24, 26) qui enferme la couche de silicium et définit un îlot de
silicium.
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6 - Dispositif semi-conducteur selon la revendica-
tion 1, caractérisé en ce qu'il comporte en outre (figure 3E) une
troisième région semi-conductrice (42) du deuxième type de conduc-
tivité formée en un emplacement séparé de la deuxième région semi-
conductrice (44) et adjacent à la première région semi-conductrice (35), une quatrième région semi-conductrice (40) du deuxième type de conductivité formée en un emplacement séparé de la troisième région semiconductrice, et une région de grille (36) déposée de manière électriquement isolée entre la troisième et la quatrième
région semi-conductrice.
7 - Dispositif semi-conducteurselon la revendica-
tion 1, caractérisé en ce qu'il comporte en outre (figure 7) une
troisième région semi-conductrice (60) du deuxième type de conduc-
tivité formée en un emplacement séparé de la deuxième région semi-
conductrice (44) et adjacent à la première région semi-conductrice (35).
8 - Dispositif semi-conducteur selon la revendica-
tion 7, caractérisé en ce que la région isolante (34) est formée
au moins dans l'aire superficielle de la troisième région semi-
conductrice (60).
9 - Dispositif semi-conducteur selon la revendica-
tion 7 ou 8, caractérisé en ce qu'il comporte en outre une qua-
trième région semi-conductrice (42) du deuxième type de conducti-
vité formée en un emplacement séparé de la deuxième région semi-
conductrice (44) et adjacent à la troisième région semi-conductrice (60), une cinquième région semi-conductrice (40) du deuxième type de conductivité formée en un emplacement séparé de la quatrième région semiconductrice, et une région de grille (36) déposée de manière électriquement isolée entre la quatrième et la cinquième
région semi-conductrice.
- Dispositif semi-conducteur selon la revendica-
tion 9, caractérisé en ce qu'il comporte une couche conductrice (38)
formée sur la région isolante (34).
11 - Dispositif semi-conducteur selon la revendica-
tion 9, caractérisé en ce que la première région semi-conductrice
est formée de manière à atteindre le corps isolant (22).
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12 - Dispositif semi-conducteur selon la revendica-
tion 6, caractérisé en ce qu'il comporte une couche conductrice (38)
formée sur la région isolante (34).
13 - Dispositif semi-conducteur selon la revendica-
tion 6, caractérisé en ce que la première région semi-conductrice
est formée de manière à atteindre le corps isolant (22).
14 - Dispositif semi-conducteur selon l'une quelconque.
des revendications 1, 2, 3, 7 et 8, caractérisé en ce qu'il comporte
une couche conductrice (38) formée sur la région isolante (34).
15 - Dispositif semi-conducteur selon l'une quelconque
des revendications 1, 2, 3, 7 et 8, caractérisé en ce que la pre-
mière région-semi-conductrice est formée de manière à atteindre le
corps isolant (22).
16 - Procédé de fabrication d'un dispositif semi-
conducteur, comprenant les opérations qui consistent à former un îlot (20) de silicium sur un corps isolant (22), à former une pellicule isolante (24, 26) résistant aux acides sur l'îlot de silicium et sélectivement éliminer une partie de la couche isolante afin d'exposer partiellement la surface de l'îlot de silicium, à injecter des impuretés de dopage dans l'îlot de silicium à travers
la surface exposée (28) afin de former une première région semi-
conductrice (35) d'un premier type de conductivité, et à injec-
ter des impuretés de dopage dans une région adjacente à la première
région semi-conductrice afin de former une deuxième région semi-
conductrice (44) d'un deuxième type de conductivité opposé au pre-
mier type de conductivité, la deuxième région semi-conductrice coopérant avec la première région semi-conductrice afin de former
un élément à jonction pn, le procédé étant caractérisé par une opé-
ration consistant a former une région isolante (34) au moins dans
l'aire superficielle de la première région semi-conductrice (35).
- 17 - Procédé de fabrication selon la revendication 16, caractérisé en ce qu'il comprend en outre les opérations consistant à former une troisième région semi-conductrice (42) du deuxième type
de conductivité en un emplacement séparé de la deuxième région semi-
conductrice (44) et adjacent à la première région semi-conductrice (35), à former une quatrième région semi-conductrice (40) du
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deuxième type de conductivité en une position séparée de la troisième région semi-conductrice (42), et à former une région de grille (36) déposée de manière électriquement isolante entre la troisième et
la quatrième région semi-conductrice.
18 - Procédé selon la revendication 16, caractérisé en ce qu'il comprend en outre l'opération consistant à former une
troisième région semi-conductrice (56) du premier type de conducti-
vité en un emplacement adjacent à la première région semi-conductrice.
19 - Procédé selon la revendication 18, caractérisé en ce qu'il comprend en outre les opérations consistant à former une
quatrième région semi-conductrice (42) du deuxième type de conducti-
vité en un emplacement séparé de la deuxième région semi-conductrice (44) et adjacent à la troisième région semi-conductrice (56), à former une cinquième région semi-conductrice (40) du deuxième typé de conductivité séparée de la quatrième région semi-conductrice, et à former une région de grille (36) déposée de manière électriquement
isolée entre la quatrième et la cinquième région semi-conductrice.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3129180A JPS56126936A (en) | 1980-03-12 | 1980-03-12 | Semiconductor device and production thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2478376A1 true FR2478376A1 (fr) | 1981-09-18 |
FR2478376B1 FR2478376B1 (fr) | 1983-12-23 |
Family
ID=12327197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR8104986A Granted FR2478376A1 (fr) | 1980-03-12 | 1981-03-12 | Dispositif semi-conducteur du type cellule de memorisation a transistor a enrichissement et resistance, et son procede de fabrication |
Country Status (4)
Country | Link |
---|---|
US (1) | US4447823A (fr) |
JP (1) | JPS56126936A (fr) |
DE (1) | DE3109074A1 (fr) |
FR (1) | FR2478376A1 (fr) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
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CD | Change of name or company name | ||
ST | Notification of lapse |