EP1166362A1 - Nouveau dispositif semi-conducteur combinant les avantages des architectures massive et soi, et procede de fabrication - Google Patents

Nouveau dispositif semi-conducteur combinant les avantages des architectures massive et soi, et procede de fabrication

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EP1166362A1
EP1166362A1 EP00910964A EP00910964A EP1166362A1 EP 1166362 A1 EP1166362 A1 EP 1166362A1 EP 00910964 A EP00910964 A EP 00910964A EP 00910964 A EP00910964 A EP 00910964A EP 1166362 A1 EP1166362 A1 EP 1166362A1
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EP
European Patent Office
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semiconductor device
silicon
cavity
insulating cavity
layer
Prior art date
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Withdrawn
Application number
EP00910964A
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German (de)
English (en)
Inventor
Malgorzata Jurczak
Thomas Skotnicki
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Orange SA
Original Assignee
France Telecom SA
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Definitions

  • New semiconductor device combining the advantages of massive architectures and SOI, and manufacturing process.
  • the present invention relates generally to high performance CMOS semiconductor devices for rapid signal processing and / or low voltage / low power applications and more particularly MOS field effect transistors (MOSFET).
  • MOSFET MOS field effect transistors
  • the new architecture called "SON" Silicon on None
  • SOI silicon on insulator
  • MOSFETs of silicon on insulator (SOI) architecture One of the limiting factors of conventional solid architecture MOSFETs is the substrate effect which affects the performance of the transistor. This drawback is avoided in MOSFETs of silicon on insulator (SOI) architecture by separating the thin silicon film from the substrate by a buried layer of silicon oxide.
  • SOI silicon on insulator
  • ultrathin SOI architecture MOSFETs suffer from high source / drain resistance (S / D) due to shallow junctions limited by the thickness of the silicon layer and poor thermal conductivity.
  • S / D source / drain resistance
  • the cost of manufacturing SOI architectural substrates is high, which has limited their introduction to the market.
  • the present invention therefore relates to a semi-device conductor such as a field effect MOS transistor which overcomes the drawbacks of architectures of the prior art and in particular which combines the advantages of solid and SOI architectures, and allows thicknesses of the silicon film as well as those of the oxide buried extremely thin, on the order of a few nanometers, inaccessible by prior techniques.
  • the subject of the present invention is a semiconductor device such as a MOSFET, in which the substrate effect is suppressed without increasing the series resistances of the source and drain regions, which has better heat dissipation. than SOI architecture substrates and whose manufacturing cost is lower than that of SOI architecture substrates.
  • the present invention also relates to a method of manufacturing such a semiconductor device.
  • a semiconductor device such as a MOSFET (hereinafter called MOSFET-SON or SON-MOSFET) in which the buried dielectric layer is limited to the area underlying the grid region of the device.
  • MOSFET-SON MOSFET-SON or SON-MOSFET
  • a semiconductor device comprising a silicon substrate having an upper surface coated with a thin layer of gate dielectric and in which source and drain regions are formed defining between them a channel region of predetermined minimum length, a grid on the upper surface of the body above the channel region, characterized in that it comprises in the channel region between the source and drain regions a continuous insulating cavity or discontinuous delimiting with the source and drain regions a thin layer of silicon from 1 to 50 nm thick and situated above the insulating cavity, this insulating cavity having a length representing at least 70% of the predetermined minimum length of the canal region.
  • the term predetermined minimum length of the channel region is understood to mean the shortest channel length usable in a given technology device.
  • the insulating cavity is continuous and has a length equal to the predetermined minimum length of the channel region.
  • the insulating cavity is discontinuous and comprises two cavity elements adjacent to the source and drain regions respectively, the sum of the lengths of the cavity elements representing at least 70% of the predetermined minimum length of the canal region.
  • the insulating cavity has a thickness of 1 to 50 nm, for example of the order of 10 nm.
  • the insulating cavity is preferably located below these extensions and preferably still adjacent to these extensions.
  • the insulating cavity can be made of any suitable solid or gaseous dielectric material but is preferably a cavity filled with air.
  • the method of manufacturing the semiconductor device according to the invention comprises: - the formation on a top surface of a silicon substrate of a layer of a selectively eliminable material which preferably provides mesh continuity with the silicon substrate;
  • the step of removing the remainder of the layer of selectively removable material consists in removing this material over a length representing at least 70% of the total length of the remaining layer to obtain, after formation of the regions of source and drain, a closed insulating cavity with a length of at least 70% of the predetermined minimum length of the channel region.
  • the method of the invention comprises, before the step of etching the recesses, a doping step to form extensions of the source and drain regions, followed by the formation of spacers.
  • the selectively eliminable material is chosen from the alloys Si j. ⁇ Ge ⁇ where 0 ⁇ x ⁇ l and the alloys Si, Ge ⁇ Cy where 0 ⁇ x ⁇ 0.95 and 0 ⁇ y ⁇ 0.05.
  • Figure 1 - a schematic sectional view of an embodiment of a SON-MOSFET according to the invention
  • Figure 2 a schematic sectional view of another embodiment a SON-MOSFET according to the invention
  • Figure 4 Lin graph of the slope below the threshold as a function of the thickness of the thin layer of silicon under the grid, with a thickness of the insulating cavity of 30 nm; and Figures 5a to 5g - schematic sectional views of the main steps of an embodiment of the method for manufacturing a
  • a SON-MOSFET according to the invention which comprises, as is conventional, a silicon substrate 1 having an upper surface and source and drain regions
  • the source and drain regions 5, 6 defining between them a channel region la.
  • the source and drain regions 5, 6 have extensions 5a, 6a immediately underlying the upper surface of the substrate 1 defining in the channel region la the channel proper.
  • the upper surface of the body 1 is coated with a thin layer of a grid dielectric 4, for example Si0 2 , and a grid 7 of polycrystalline silicon is formed above the channel region la and flanked by spacers 8 , 9, for example in Si 3 N 4 . Finally, contacts 10 and 11 are provided on the source and drain regions 5, 6.
  • a grid dielectric 4 for example Si0 2
  • a grid 7 of polycrystalline silicon is formed above the channel region la and flanked by spacers 8 , 9, for example in Si 3 N 4 .
  • contacts 10 and 11 are provided on the source and drain regions 5, 6.
  • a cavity 2 filled with air or with a suitable solid dielectric material bridges the source and drain regions 5, 6 below the grid 7, so as to isolate a thin layer of silicon 3 from the rest of the silicon substrate 1.
  • the insulating cavity 2 is immediately underlying the extensions 5a, 6a of the source regions and drain 5, 6, the thickness of the extensions in this case being such that the thin layer of silicon 3 has a thickness of 1 to 50 nm.
  • the source and drain regions 5, 6 may not include extensions.
  • the insulating cavity 2 would be located so that the thin layer of silicon 3 also has a thickness of 1 to 50 nm.
  • the thickness of the insulating cavity is from 1 to 50 nm, preferably of the order of 10 nm.
  • Lin SON-MOSFET was carried out as described in connection with FIG. 1 and with the following characteristics:
  • Extension length L e ⁇ 35 nm
  • Spacer length L 35 nm
  • N sub 7 x 10 17 cm “3 (concentration of dopant in the substrate)
  • grid oxide layer thickness 3 nm
  • FIG. 3 is a graph of the current I QN as a function of the thickness t, of the thin layer of silicon 3.
  • FIG. 4 is a graph of the slope below the threshold as a function of the thickness of the thin layer of silicon 3 under the grid. This graph shows that the slope below the threshold approaches the ideal value of 60 mV / decade when the thin layer of silicon is completely depleted.
  • FIG. 2 a schematic sectional view of another embodiment of a SON-MOSFET according to the invention.
  • the SON-MOSFET does not differ from that of FIG. 1 only by the fact that the air insulating cavity consists of two cavity elements 2a, 2b, located in the channel region 1a between the source and drain regions 5. 6 and respectively adjacent to these, immediately below the extensions 5a, 6a.
  • These cavity elements 2a, 2b which may be of identical lengths different ovi, are such that the sum of their lengths represents at least 70% of the predetermined minimum length of channel, equal in the embodiment shown to the sum L ⁇ + 2 L -y .
  • these cavity elements define a thin layer of silicon 3 under the grid 7, the thickness of which varies from 1 to 50 nm.
  • FIGS. 5a to 5g an embodiment of the method of the invention for the manufacture of Lin SON-MOSFET as shown in FIG. 1 and the insulating cavity of which is filled with air.
  • epitaxy for example by chemical vapor deposition
  • the material which can be selectively eliminated can be any material which can be selectively eliminated with respect to silicon, which preferably provides mesh continuity with the silicon of the substrate during epitaxy, such as for example an alloy Si j _ ⁇ Ge ⁇ (0 ⁇ x ⁇ l). Alloys Si 1. ⁇ Ge ⁇ are recommended because they are easily selectively eliminated, either by means of a well-known oxidizing chemistry (such as a 40 ml HN0 3 70% solution + 20 ml H 2 0 2 + 5 ml HF 0.5%), or from an isotropic plasma attack.
  • a well-known oxidizing chemistry such as a 40 ml HN0 3 70% solution + 20 ml H 2 0 2 + 5 ml HF 0.5%), or from an isotropic plasma attack.
  • alloys Si j. ⁇ Ge ⁇ (0 ⁇ x ⁇ l) comprising a high rate of Ge will be used since the selectivity of the etching with respect to Si increases with the increase in the rate of Ge in the alloy.
  • alloys Si, _ ⁇ Ge ⁇ C (0 ⁇ x ⁇ 0.95: 0 ⁇ y ⁇ 0.05) which behave like the alloys Si j _ ⁇ Ge ⁇ as for selective elimination but induce less stress with the silicon layers.
  • a grid oxide layer 24 Si0 2
  • this grid oxide layer 24 a grid 7 made of silicon.
  • the layer 24 and the grid 7 rest by their two longitudinal ends (not shown in section 5b) on two insulating regions located on either side of the substrate 1.
  • the grid 7 and the layer 24 will support the layer 23 after etching of the layer 22 (see below Figure 5d).
  • lightly doped zones 25a, 26a in the thin silicon layer 23 zones which will later be used to form the extensions 5a, 6a of the source and drain regions.
  • lightly doped zones 25a, 26a have been shown limited by the layer 22 of selectively eliminable material which will therefore lead to extensions 5a, 6a also limited by this layer, the lightly doped zones and consequently the extensions could, well that this is not preferred, overflow below layer 22.
  • the upper surface of the grid 7 can be protected by a layer of silicon oxynitride 12 as is well known and its sides flanked by spacers 8, 9 in Si 3 N 4 .
  • the air insulating cavity 2 can be closed off by forming spacers 27, 28, for example made of polycrystalline silicon, on each of the open ends of the cavity 2.
  • spacers 27, 28, for example made of polycrystalline silicon are formed on each of the open ends of the cavity 2.
  • the selective deposition of silicon is carried out in the recesses (for example by epitaxial growth) until the recesses are filled, then, as seen in FIG. 5g, the implantation of dopants to form the source and drain regions 5 and 6.
  • the completion of the device, such as the formation of contacts and the possible encapsulation is carried out in a completely conventional manner.
  • the method of the invention makes it possible to obtain a structure which very advantageously has limited extensions. by the cavity or cavities, that is to say not projecting below the cavity or cavities.
  • the insulating cavity or cavities will generally have the effect of blocking the diffusion of dopants and therefore of limiting the thickness of the junctions of the extensions. It is thus possible to make junctions of extremely thin extensions.
  • the device obtained is a SON-MOSFET according to the invention.

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Abstract

Le dispositif comprend un substrat de silicium (1) ayant une surface supérieure revêtue d'une mince couche de diélectrique de grille (4) et dans lequel sont formées des régions de source et de drain (5, 6) définissant entre elles une région de canal (1a), une grille (7) sur la mince couche diélectrique de grille (4) au-dessus de la région de canal (1a), caractérisé en ce qu'il comprend dans la région de canal (1a) une cavité isolante (2) continue ou discontinue délimitant avec les régions de source et de drain une mince couche de silicium (3) de 1 à 50 nm d'épaisseur et située au-dessus de la cavité isolante, ladite cavité isolante (2) ayant une longueur représentant au moins 70 % d'une longueur minimale prédéterminée de canal. Application aux transistors MOS à effet de champ.

Description

Nouveau dispositif semi-conducteur combinant les avantages des architectures massive et SOI, et procédé de fabrication.
La présente invention concerne de manière générale les dispostifs semi-conducteurs CMOS à haute performance pour le traitement rapide de signaux et/ou des applications basse tension/basse puissance et plus particulièrement des transistors MOS à effet de champ (MOSFET). La nouvelle architecture dite "SON" (Silicon on Nothing) combine les avantages des architectLires massive et silicium sur isolant (SOI).
Un des facteurs limitatifs des MOSFETs d'architecture massive classiques est l'effet de substrat qui nuit aux performances du transistor. Cet inconvénient est évité dans les MOSFETs d'architecture silicium sur isolant (SOI) en séparant le mince film de silicium du substrat par une couche enterrée d'oxyde de silicium.
L'élimination de l'effet de substrat dans les MOSFETs d'architecture SOI à film mince totalement appauvri résulte en un accroissement du courant de drain.
Cependant, les MOSFETs d'architecture SOI ultramince souffrent d'une résistance source/drain (S/D) élevée du fait de jonctions peu profondes limitées par l'épaisseur de la couche de silicium et d'une mauvaise conductivité thermique. En outre, le coût de fabrication des substrats d'architecture SOI est élevé, ce qui a limité leur introduction sur le marché.
Il serait également avantageux de réduire l'épaisseur du film de silicium ainsi que celle de l'oxyde enterré jusqu'à des épaisseurs de l'ordre de quelques nanomètres afin de mieux résister aux effets canaux courts. La présente invention a donc pour objet un dispositif semi- conducteur tel qu'un transistor MOS à effet de champ qui remédie aux inconvénients des architectures de l'art antérieur et en particulier qui combine les avantages des architectures massive et SOI, et permet des épaisseurs du film de silicium ainsi que celles de l'oxyde enterré extrêmement minces, de l'ordre de quelques nanomètres, inaccessibles par des techniques antérieures.
En particulier, la présente invention a pour objet un dispositif semi-conducteur tel qu'un MOSFET, dans lequel l'effet de substrat est supprimé sans accroissement des résistances séries des régions de source et de drain, qui présente une meilleure dissipation de la chaleur que les substrats d'architecture SOI et dont le coût de fabrication est inférieur à celui des substrats d'architecture SOI.
La présente invention a également pour objet un procédé de fabrication d'un tel dispositif semi-conducteur. Les buts ci-dessus sont atteints selon l'invention grâce à la réalisation d'un dispositif semi-conducteur tel qu'un MOSFET (appelé ci- après MOSFET-SON ou SON-MOSFET) dans lequel la couche diélectrique enterrée est limitée à la zone sous-jacente à la région de grille du dispositif. Plus précisément, selon l'invention, on réalise un dispositif semi-conducteur comprenant un substrat de silicium ayant une surface supérieure revêtue d'une mince couche de diélectrique de grille et dans lequel sont formées des régions de source et de drain définissant entre elles une région de canal de longueur minimale prédéterminée, une grille sur la surface supérieure du corps au-dessus de la région de canal, caractérisé par le fait qu'il comprend dans la région de canal entre les régions de source et de drain une cavité isolante continue ou discontinue délimitant avec les régions de source et de drain une mince couche de silicium de 1 à 50 nm d'épaisseur et située au-dessus de la cavité isolante, cette cavité isolante ayant une longueur représentant au moins 70% de la longueur minimale prédéterminée de la région de canal.
Dans la présente invention, on entend par longueur minimale prédéterminée de la région de canal, la longueur de canal la plus courte utilisable dans un dispositif de technologie donnée. Dans une réalisation de l'invention, la cavité isolante est continue et a une longueur égale à la longueur minimale prédéterminée de la région de canal.
Dans une autre réalisation de l'invention, la cavité isolante est discontinue et comprend deux éléments de cavité adjacents respectivement aux régions de source et de drain, la somme des longueurs des éléments de cavité représentant au moins 70% de la longueur minimale prédéterminée de la région de canal.
En générale, la cavité isolante a une épaisseur de 1 à 50 nm, par exemple de l'ordre de 10 nm. Lorsque les régions de source et de drain comportent des extensions adjacentes à la mince couche de diélectrique de grille (par exemple Si07, Ta205, Si3N4, A1203, etc.), la cavité isolante est de préférence située en dessous de ces extensions et de préférence encore adjacente à ces extensions. La cavité isolante peut être constituée de tout matériau diélectrique solide ou gazeux approprié mais est de préférence une cavité remplie d'air.
Dans un mode de mise en oeuvre de l'invention, le procédé de fabrication du dispositif semi-conducteur selon l'invention comprend : - la formation sur une surface supérieure d'un substrat de silicium d'une couche d'un matériau sélectivement éliminable qui de préférence assure une continuité de maille avec le substrat de silicium;
- la formation sur la couche de matériau sélectivement éliminable d'une mince couche de silicium ayant une épaisseur de 1 à 50 nm et assurant également de préférence une continuité de maille avec le matériau sélectivement éliminable et par suite avec le substrat de silicium;
- la formation sur la mince couche de silicium d'une mince couche de diélectrique de grille; - la formation sur la mince couche de diélectrique de grille d'une grille;
- la gravure, le long de deux côtés opposés de la grille, de la mince couche de diélectrique de grille, de la mince couche de silicium, de la couche de matériau sélectivement éliminable et d'une partie supérieure du substrat pour former des évidements; - la gravure latérale sélective, partielle ou totale, de la couche de matériau sélectivement éliminable pour former une cavité continue ou des cavités discontinues, remplies d'air, dont la longueur totale représente au moins 70% d'une longueur minimale prédéterminée de la région de canal; - facultativement, le remplissage de la cavité ou des cavités avec un matériau diélectrique solide; et
- le remplissage des évidements avec du silicium et leur dopage pour former les régions de source et de drain.
En d'autres termes, l'étape d'élimination du reste de la couche de matériau sélectivement éliminable consiste à enlever ce matériau sur une longueur représentant au moins 70% de la longueur totale de la couche restante pour obtenir, après formation des régions de source et de drain, une cavité isolante close d'une longueur d'au moins 70% de la longueur minimale prédéterminée de la région de canal. De préférence, le procédé de l'invention comprend avant l'étape de gravure des évidements, une étape de dopage pour former des extensions des régions de source et de drain, suivie par une formation d'espaceurs.
On peut également, si on le souhaite, avant la formation des régions de source et de drain, former un deuxième jeu d'espaceurs à l'intérieur des évidements et de chaque côté de la cavité formée par élimination du matériau sélectivement éliminable pour empêcher une pénétration dans la cavité du silicium lors de l'étape ultérieure de remplissage des évidements avec du silicium pour former les régions de source et de drain.
Enfin, le remplissage des évidements avec du silicium et leur dopage peuvent s'effectuer simultanément.
Dans une réalisation recommandée de l'invention, le matériau sélectivement éliminable est choisi parmi les alliages Sij.χGeχ où 0<x<l et les alliages Si, GeχCy où 0<x<0,95 et 0<y<0,05.
La suite de la description se réfère aux figures annexées qui représentent respectivement :
Figure 1 - une vue en coupe schématique d'une réalisation d'un SON-MOSFET selon l'invention; Figure 2 - une vue en coupe schématique d'une autre réalisation d'un SON-MOSFET selon l'invention;
Figure 3 - un graphe du courant de sortie IQN à polarisation grille et drain maximale normalisée à I0Fp (courant de sortie à polarisation de grille nulle et polarisation de drain maximale = 100 pA/μm) en fonction de l'épaisseur de la mince couche de silicium sous la grille, et avec une épaisseur de la cavité isolante de 30 nm.
Figure 4 - Lin graphe de la pente sous-le-seuil en fonction de l'épaisseur de la mince couche de silicium sous la grille, avec une épaisseur de la cavité isolante de 30 nm; et Figures 5a à 5g - des vues schématiques en coupe des étapes principales d'un mode de mise en oeuvre du procédé de fabrication d'un
SON-MOSFET selon l'invention.
Bien que la description sera faite pour un transistor MOS à effet de champ selon l'invention (SON-MOSFET), elle peut s'appliquer à tout autre dispositif semi-conducteur approprié.
Sur la figure 1 , on a représenté un SON-MOSFET selon l'invention qui comprend, comme cela est classique, un substrat en silicium 1 ayant une surface supérieure et des régions de source et de drain
5, 6 définissant entre elles une région de canal la. Comme cela est également classique, les régions de source et de drain 5, 6 comportent des extensions 5a, 6a immédiatement sous-jacentes à la surface supérieure du substrat 1 définissant dans la région de canal la le canal proprement dit.
La surface supérieure du corps 1 est revêtue d'une mince couche d'un diélectrique de grille 4, par exemple Si02, et une grille 7 en silicium polycristallin est formée au-dessus de la région de canal la et flanquée d'espaceurs 8, 9, par exemple en Si3N4. Enfin, des contacts 10 et 1 1 sont prévus sur les régions de source et de drain 5, 6.
La structure qui vient d'être décrite est une structure MOSFET classique. Selon l'invention, une cavité 2 remplie d'air ou d'un matériau diélectrique solide approprié ponte les régions de source et de drain 5, 6 en dessous de la grille 7, de manière à isoler une mince couche de silicium 3 du reste du substrat de silicium 1.
Dans la réalisation représentée, la cavité isolante 2 est immédiatement sous-jacente aux extensions 5a, 6a des régions de source et de drain 5, 6, l'épaisseur des extensions dans ce cas étant telle que la mince couche de silicium 3 a Line épaisseur de 1 à 50 nm.
Bien évidemment, les régions de source et de drain 5, 6 pourraient ne pas comporter d'extensions. Dans ce cas, la cavité isolante 2 serait située de manière à ce que la mince couche de silicium 3 ait également une épaisseur de 1 à 50 nm.
L'épaisseur de la cavité isolante est de 1 à 50 nm, de préférence de l'ordre de 10 nm.
On a effectué une simulation d'Lin SON-MOSFET tel que décrit en liaison avec la figure 1 et avec les caractéristiques suivantes :
Longueur extensions Leχ : 35 nm Longueur espaceur L : 35 nm
V (tension d'alimentation) = 1,2 V Lu = 1 μm (longueur de grille)
X: = 100 nm (profondeur de jonction)
Nsub : 7 x 1017 cm"3 (concentration de dopant dans le substrat) NHDD = Ns/D = 1020 cm"3 (concentration de dopant dans les régions de source et de drain et les extensions) toχ (épaisseur couche d'oxyde de grille) : 3 nm
Cavité isolante : Longueur Lr = L„ + 2 Lpγ Epaisseur t = 30 nm Matériau diélectrique : air. La figure 3 est un graphe du courant IQN en fonction de l'épaisseur t , de la mince couche de silicium 3.
Le graphe montre une amélioration d'environ 35% dans la commande du courant avec une épaisseur de cavité isolante d'air tc = 30 nm et une mince couche de silicium sous la grille d'épaisseur tsi = 20 nm.
La figure 4 est un graphe de la pente sous-le-seuil en fonction de l'épaisseur de la mince couche de silicium 3 sous la grille. Ce graphe montre que la pente sous-le-seuil approche la valeur idéale de 60 mV/décade lorsque la couche mince de silicium est totalement appauvrie.
On a représenté figure 2, une vue en coupe schématique d'une autre réalisation d'un SON-MOSFET selon l'invention. Comme le montre la figure 2, le SON-MOSFET ne diffère de celui de la figure 1 que par le fait que la cavité isolante d'air est constituée de deux éléments de cavité 2a, 2b, situés dans la région de canal 1 a entre les régions de source et de drain 5. 6 et respectivement adjacents à celles- ci, immédiatement en dessous des extensions 5a, 6a. Ces éléments de cavité 2a, 2b qui peuvent être de longueurs identiques ovi différentes, sont tels que la somme de leurs longueurs représente au moins 70% de la longueur minimale prédéterminée de canal, égale dans la réalisation représentée à la somme Lσ + 2 L-y.
Comme précédemment, ces éléments de cavité définissent une mince couche de silicium 3 sous la grille 7 dont l'épaisseur varie de 1 à 50 nm.
On va maintenant décrire en liaison avec les figures 5a à 5g, un mode de mise en oeuvre du procédé de l'invention pour la fabrication d'Lin SON-MOSFET tel que représenté à la figure 1 et dont la cavité isolante est remplie d'air.
Comme le montre la figure 5a, on commence par déposer successivement, par épitaxie (par exemple par dépôt chimique en phase vapeur), sur un substrat de silicium 1 , une couche d'un matériau sélectivement éliminable 22 d'épaisseur généralement comprise entre 1 et 50 nm et une mince couche de silicium 23, d'épaisseur de 1 à 50 nm.
Le matériau sélectivement éliminable peut être tout matériau sélectivement éliminable par rapport au silicium qui de préférence assure une continuité de maille avec le silicium du substrat au cours de l'épitaxie, tel que par exemple un alliage Sij_χGeχ (0<x≤l). Les alliages Si1.χGeχsont recommandés car ils sont aisément éliminables sélectivement, soit au moyen d'une chimie oxydante bien connue (telle qu'une solution 40 ml HN03 70% + 20 ml H202 + 5 ml HF 0,5%), soit d'une attaque plasma isotrope .
De préférence, on utilisera des alliages Sij.χGeχ (0<x≤l ) comportant un taux élevé de Ge car la sélectivité de la gravure par rapport à Si s'accroît avec l'accroissement du taux de Ge dans l'alliage. On peut également utiliser des alliages Si,_χ GeχC (0<x<0,95 : 0<y<0,05) qui se comportent comme les alliages Sij_χGeχ quant à l'élimination sélective mais induisent moins de contraintes avec les couches de silicium. On forme ensuite de manière classique, comme le montre la figure 5b, une couche d'oxyde de grille 24 (Si02), puis sur cette couche d'oxyde de grille 24 une grille 7 en silicium. La couche 24 et la grille 7 reposent par leurs deux extrémités longitudinales (non représentées sur la coupe 5b) sur deux régions isolantes situées de part et d'autre du substrat 1. Ainsi, la grille 7 et la couche 24 permettront de soutenir la couche 23 après gravure de la couche 22 (voir ci-après figure 5d).
On forme alors, par implantation classique, des zones faiblement dopées 25a, 26a dans la couche mince de silicium 23, zones qui serviront ultérieurement à former les extensions 5a, 6a des régions de source et de drain. Bien que l'on ait représenté des zones faiblement dopées 25a, 26a limitées par la couche 22 de matériau sélectivement éliminable qui conduiront donc à des extensions 5a, 6a également limitées par cette couche, les zones faiblement dopées et par suite les extensions pourraient, bien que cela ne soit pas préféré, déborder en dessous de la couche 22.
Comme le montre la figure 5b, la surface supérieure de la grille 7 peut être protégée par une couche d'oxynitrure de silicium 12 comme cela est bien connu et ses côtés flanqués d'espaceurs 8, 9 en Si3N4.
On grave alors, comme le montre la figure 5c, par exemple au moyen d'un plasma, la couche d'oxyde de grille 24, la couche mince de silicium 23, la couche de matériau sélectivement éliminable 22 et une partie supérieure du substrat 1 de silicium, de chaque côté des espaceurs 8, 9 de manière à former deux évidements latéraux 25, 26.
A ce stade, on éliminera sélectivement le matériau de la couche 22 pour former une cavité isolante d'air 2 comme le montre la figure 5d.
Comme le montre la figure 5e, bien que cela ne soit pas absolument nécessaire, on peut obturer la cavité isolante d'air 2 en formant des espaceurs 27, 28, par exemple en silicium polycristallin, sur chacune des extrémités ouvertes de la cavité 2. On procède alors classiquement comme le montre la figure 5f au dépôt sélectif de silicium dans les évidements (par exemple par croissance épitaxiale) jusqu'au comblement des évidements, puis comme on le voit à la figure 5g, à l'implantation de dopants pour former les régions de source et de drain 5 et 6. L'achèvement du dispositif, tel que la formation de contacts et l'encapsulation éventuelle, s'effectue de manière tout à fait classique.
Comme mentionné précédemment, bien que l'implantation des extensions puisse se faire de manière à ce qu'elles débordent en dessous de la ou des cavités isolantes, le procédé de l'invention permet d'obtenir une structure qui très avantageusement comporte des extensions limitées par la ou les cavités, c'est-à-dire ne débordant pas en dessous de la ou des cavités. La ou les cavités isolantes auront en général pour effet de bloquer la diffusion des dopants et donc de limiter l'épaisseur des jonctions des extensions. On peut ainsi réaliser des jonctions des extensions extrêmement minces.
Le dispositif obtenu est un SON-MOSFET selon l'invention.

Claims

REVENDICATIONS
1 . Dispositif semi-conducteur comprenant un corps de silicium (1) ayant Line surface supérieure revêtue d'une mince couche de diélectrique de grille (4) et dans lequel sont formées des régions de source et de drain (5, 6) définissant entre elles une région de canal (la) ayant une longueur minimale prédéterminée de canal, une grille (7) sur la mince couche de diélectrique de grille (4) au-dessus de la région de canal (la), caractérisé en ce qu'il comprend dans la région de canal (la) entre les régions de source et de drain une cavité isolante (2) continue ou discontinue délimitant avec les régions de source et de drain une mince couche de silicium (3) de 1 à 50 nm d'épaisseur et située au-dessus de la cavité isolante, ladite cavité isolante (2) ayant une longueur représentant au moins 70 % de la longueur minimale prédéterminée de canal.
2. Dispositif semi-conducteur selon la revendication 1 , caractérisée en ce que ladite cavité isolante (2) est continue.
3. Dispositif semi-conducteur selon la revendication 2, caractérisé en ce que ladite cavité isolante (2) a une longueur égale à la longueur minimale prédéterminée de canal.
4. Dispositif semi-conducteur selon la revendication 1, caractérisé en ce que la cavité isolante est discontinue et comprend deux éléments de cavité (2a, 2b) adjacents respectivement aux régions de drain et de source (5, 6).
5. Dispositif semi-conducteur selon l'une quelconque des revendications 1 à 4, dans lequel les régions de source et de drain (5, 6) comportent des extensions (5a, 6a) adjacentes à la mince couche de diélectrique de grille (4), caractérisé en ce que la cavité isolante (2) est disposée en dessous des extensions.
6. Dispositif semi-conducteur selon la revendication 5, caractérisé en ce que la cavité isolante (2) est adjacente aux extensions (5a, 6a).
7. Dispositif semi-conducteur selon l'une quelconque des revendications précédentes, caractérisé en ce que la cavité isolante (2) a une épaisseur allant de 1 à 50 nm.
8. Dispositif semi-conducteur selon l'une quelconque des revendications précédentes, caractérisé en ce que la cavité isolante (2) est une cavité remplie d'air.
9. Dispositif semi-conducteur selon l'une quelconque des revendications principales, caractérisé en ce que la cavité isolante (2) est une cavité remplie d'un matériau diélectrique solide.
10. Dispositif semi-conducteur selon l'une quelconque des revendications précédentes, caractérisé en ce que le dispositif est un transistor à effet de champ.
1 1. Procédé de fabrication d'un dispositif semi-conducteur, caractérisé en ce qu'il comprend :
- la formation sur une surface supérieure d'un substrat de siliciLim ( 1) d'une couche d'un matériau sélectivement éliminable (22);
- la formation sur la couche de matériau sélectivement éliminable (22) d'une mince couche de silicium (23) d'épaisseur de 1 à 50 nm;
- la formation successivement sur la mince couche de silicium (23) d'une mince couche de diélectrique de grille (24) et d'une grille (7);
- la gravure le long de deux côtés opposés de la grille (7) de la mince couche de diélectrique de grille (24), de la mince couche de silicium (23), de la couche de matériau sélectivement éliminable (22) et d'une partie supérieure du substrat de silicium (1) pour former des évidements (25, 26);
- la gravure latérale sélective, partielle ou totale, de la couche de matériau sélectivement éliminable pour former une cavité continue ou des cavités discontinues, remplies d'air, dont la longueur totale représente au moins 70% d'une longueur minimale prédéterminée de canal;
- facultativement, le remplissage de la ou des cavités avec un matériau diélectrique;
- le remplissage des évidements (25, 26) avec du silicium pour former une cavité isolante (2); et
- le dopage des évidements remplis de silicium pour former les régions de source et de drain (5, 6).
12. Procédé de fabrication selon la revendication 11, caractérisé en ce qu'il comprend, préalablement à l'étape de gravure des évidements (25, 26), une étape de dopage par implantation pour former des extensions (5a, 6a) des régions de source et de drain suivie d'une étape de formation d'espaceurs (8, 9).
13. Procédé de fabrication selon la revendication 1 1 ou 12, caractérisé en ce que les étapes de remplissage et de dopage des évidements (25, 26) s'effectuent simultanément.
14. Procédé selon l'une quelconque des revendication l i a 13, caractérisé en ce que la totalité de la couche restante de matériau sélectivement éliminable est enlevée au cours de l'étape de gravure sélective.
15. Procédé selon l'une quelconque des revendications l i a 14, caractérisé en ce que le matériau sélectivement éliminable est choisi parmi Si,.χGeχ (0 < x < 1 ) et Sij GexC (0 < x < 0,95, 0 < y < 0,05).
16. Procédé selon l'une quelconque des revendications l i a 15, caractérisé en ce qu'il comprend en outre, après l'étape de gravure sélective et avant l'étape de remplissage des évidements, une étape de formation dans les évidements (25, 26) d'espaceurs (27, 28) pour former la cavité isolante (2).
17. Procédé selon l'une quelconque des revendications l i a 16, caractérisé en ce que la couche de matériau sélectivement éliminable (22) est en continuité de maille avec le substrat (1).
18. Procédé selon l'une quelconque des revendications l i a 17, caractérisé en ce que le dispositif semi-conducteur est un transistor MOS à effet de champ.
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