FR2856521A1 - Transistor mos, procede de fabrication correspondant et utilisation d'un tel transistor pour la realisation d'un plan memoire - Google Patents

Transistor mos, procede de fabrication correspondant et utilisation d'un tel transistor pour la realisation d'un plan memoire Download PDF

Info

Publication number
FR2856521A1
FR2856521A1 FR0307559A FR0307559A FR2856521A1 FR 2856521 A1 FR2856521 A1 FR 2856521A1 FR 0307559 A FR0307559 A FR 0307559A FR 0307559 A FR0307559 A FR 0307559A FR 2856521 A1 FR2856521 A1 FR 2856521A1
Authority
FR
France
Prior art keywords
transistor
silicon
channel
substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR0307559A
Other languages
English (en)
Inventor
Pascale Mazoyer
Rossella Ranica
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Priority to FR0307559A priority Critical patent/FR2856521A1/fr
Publication of FR2856521A1 publication Critical patent/FR2856521A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Ce transistor MOS comprend un substrat (S) dans lequel est formée une zone active (28) délimitée par une région isolante (STI), une région de grille (18) formée sur la zone active et des régions de source (12) et de drain (14) qui sont formées dans la zone active et qui délimitent entre elles un canal (16) de sorte que la région de grille s'étende au-dessus du canal, et une zone de stockage (22) de porteurs de charge apte à modifier la tension de seuil du transistor.La zone de stockage (22) de porteurs est formée sous le canal (16).

Description

i
Transistor MOS, procédé de fabrication correspondant et utilisation d'un tel transistor pour la réalisation d'un planmémoire.
L'invention concerne la réalisation de transistors MOS et, en particulier, la réalisation de transistors MOS dans lesquels il est possible de faire varier la tension de seuil du transistor.
Les transistors MOS conventionnels comportent une région de grille et des régions de source et de drain formées sur un substrat ou 10 corps en silicium, dans une région active du substrat délimitée par une région isolante STI (" Shallow Trench Isolation "). Les régions de source et de drain délimitent entre elles un canal de conduction. La région de grille est formée au-dessus de ce canal avec interposition d'une couche d'oxyde de grille.
Dans le but de faire varier la tension de seuil du transistor, il a été proposé de créer un réservoir de potentiel sous la forme d'une zone de stockage de porteurs de charge qui est disposée au-dessus du canal de conduction. Avec une telle zone de piégeage, il est possible de faire varier la tension de seuil du transistor en faisant appel à des 20 mécanismes de porteurs chauds. Cependant, lors des mécanismes de piégeage et de libération des porteurs, l'oxyde de grille est sollicité par des champs électriques relativement importants, en général de l'ordre de 10 MV.cm-.
L'endurance, c'est-à-dire la tenue dans le temps du transistor 25 étant directement liée à la qualité intrinsèque de l'oxyde de grille, un tel stress a pour effet d'abaisser sensiblement la durée de vie du transistor.
Pour pallier cet inconvénient, les fabricants de dispositifs semiconducteurs tendent à augmenter l'épaisseur et la permittivité de 30 l'oxyde de grille. Ceci conduit à une limitation de l'intégration.
L'empilement minimum n'est plus en phase avec les dimensions technologiques.
Au vu de ce qui précède, le but de l'invention est de pallier les inconvénients de l'état de la technique et de fournir un transistor MOS et un procédé de fabrication correspondant permettant de faire varier la tension de seuil du transistor sans dégrader ses performances et en améliorant sa fiabilité.
Selon l'invention, il est donc proposé un transistor MOS, du 5 type comprenant un substrat dans lequel est formée une zone active délimitée par une région isolante, une région de grille formée sur la zone active et des régions de source et de drain qui sont formées dans la zone active et qui délimitent entre elles un canal de sorte que la région de grille s'étende au-dessus du canal, et une zone de stockage 10 de porteurs de charge apte à modifier la tension de seuil du transistor.
Selon une caractéristique générale du transistor selon l'invention, la zone de stockage de porteurs est formée sous le canal.
Ainsi, le stockage de charge sous l'oxyde de grille permet d'éviter tout stress à l'oxyde de grille et de conserver intactes les 15 performances du transistor.
En outre, il a été constaté que le piégeage des charges s'effectue de manière non volatile. Il est ainsi possible d'obtenir, d'une part, un décalage de la tension de seuil du transistor à un niveau prédéterminé et, d'autre part, d'obtenir un effet mémoire en raison du 20 stockage de longue durée des charges dans la zone de stockage.
Selon une autre caractéristique du transistor selon l'invention, la zone de stockage de porteurs est réalisée sous la forme d'un tunnel empli de nitrure de silicium. En pratique, la paroi du tunnel est revêtue d'une couche d'oxyde.
La réalisation d'un tel transistor peut mettre en oeuvre aussi bien un substrat en silicium monocristallin fabriqué en volume ou substrat " bulk " ou mettre en oeuvre un substrat de type silicium sur isolant (SOI).
L'invention a également pour objet l'utilisation d'un transistor 30 tel que défini ci-dessus pour la réalisation d'un plan-mémoire.
Enfin, selon l'invention, il est proposé un procédé de fabrication d'un transistor de type MOS, comprenant la formation, dans une zone active, d'un substrat délimité par une région isolante, d'une région de grille sur la surface supérieure du substrat et la formation, dans ladite zone active, de régions de source et de drain qui délimitent entre elles un canal de sorte que la région de grille s'étende au-dessus du canal, et la formation d'une zone de stockage de porteurs de charge apte à modifier la tension de seuil du transistor, la zone de stockage de porteurs étant formée sous le canal.
Selon une autre caractéristique de ce procédé, le transistor est réalisé en technologie SON (" Silicium On Nothing ").
Dans un mode de mise en oeuvre de ce procédé, celui-ci comporte les étapes suivantes: - formation d'une couche de germanium-silicium et d'une couche de silicium sur la zone active du substrat par épitaxie, de sorte que la couche de silicium s'étende audessus de la couche de germanium-silicium; formation de la région de grille sur la couche de silicium 15 avec interposition d'une couche d'oxyde de grille; - gravure latérale du germanium-silicium de manière à former un tunnel; - formation sur la paroi du tunnel d'une couche d'oxyde et remplissage du tunnel avec du nitrure de silicium; et 20 - réalisation des régions de source et de drain de part et d'autre de la couche de silicium. D'autres buts, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif, et faite en référence aux dessins 25 annexés, sur lesquels: -la figure 1 est une vue en coupe d'un transistor MOS conforme à l'invention; -les figures 2 à 6 illustrent les principales phases du procédé de fabrication du transistor MOS de la figure 1; et -la figure 7 montre une courbe illustrant la variation de la tension de seuil Vth en fonction de la durée d de rétention des porteurs de charge dans la zone de stockage.
Sur la figure 1, on a représenté de manière schématique la structure générale d'un transistor MOS conforme à l'invention, désigné par la référence numérique générale 10.
Ce transistor est réalisé dans une zone active d'un substrat S en 5 silicium délimitée par une région isolante à tranchées peu profondes STI (non représentée sur cette figure), par formation d'une région de source 12 et d'une région de drain 14 qui délimitent entre elles une région de canal 16, et formation d'une région de grille 18 associée à des espaceurs 20, de sorte que la grille s'étende au-dessus du canal 16. 10 De préférence, l'ensemble est recouvert d'une couche de diélectrique (non représentée).
Par ailleurs, le transistor 10 est pourvu d'une zone 22 de piégeage de porteurs de charge située à l'aplomb du canal 16, et destinée, en fonctionnement, au stockage de charge pour créer un 15 réservoir de potentiel au-dessous du canal 16 pour engendrer une variation de la tension de seuil du transistor.
Cette zone de piégeage 22 est essentiellement constituée d'un tunnel qui s'étend, en profondeur, entre la région de source 12 et la région de drain 14. Ce tunnel est empli de nitrure de silicium, les 20 flancs, c'est-à-dire la paroi périphérique interne du tunnel, étant revêtus d'une couche d'oxyde, par exemple formée par l'oxydation thermique rapide (RTO) ou par oxydation à haute température (HTO).
Par exemple, le nitrure utilisé pour remplir le tunnel est constitué de nitrure de silicium Si3N4 ayant une épaisseur de 500 A, la 25 couche périphérique d'oxyde ayant, par exemple, une épaisseur de l'ordre de 70 A. Cependant, des épaisseurs de l'ordre 200 À pour la couche de nitrure de silicium et de 50 pour la couche d'oxyde peuvent également convenir, étant entendu que les dimensions du transistor ayant une incidence sur la polarisation à appliquer pour 30 obtenir le stockage de charge dans la zone de stockage 22.
Selon une caractéristique de l'invention, on utilise la technologie SON (" Silicon On Nothing ") pour la réalisation du transistor et, en particulier, de la zone de piégeage 22. Ce transistor 10 est réalisé sur un substrat de silicium monocristallin fabriqué en volume (substrat " bulk ") ou sur un substrat de type silicium sur isolant (substrat SOI).
Pour ce faire, en se référant tout d'abord à la figure 1, il convient de faire croître par épitaxie sélective une couche de 5 germanium-silicium 24, puis, sur celle-ci, une couche de silicium monocristallin 26 sur une zone active 28 d'un substrat S en silicium délimitée par une région isolante à tranchée peu profonde STI.
Lors de l'étape suivante, on forme sur la couche 26 de silicium monocristallin, la région de grille 18 avec interposition d'une couche 10 30 d'oxyde de grille, ainsi que des espaceurs 32 et 34, respectivement en nitrure et en oxyde TEOS (figure 3). Au cours de cette étape, on procède également à une gravure anisotrope des jonctions source/drain et l'on procède à une gravure sélective latérale de la couche de germaniumsilicium 24, de manière à créer, dans celle-ci, un tunnel 36 15 (figure 4) .
Lors de l'étape suivante, on procède au remplissage du tunnel par de l'oxyde, en périphérie, par exemple de l'oxyde RTO et/ou de l'oxyde HTO, et par du nitrure de silicium Si3N4. Pour ce faire, on dépose sur l'ensemble des surfaces à nu du dispositif semi-conducteur 20 une couche d'oxyde 38, d'une épaisseur par exemple de l'ordre de 70 A, pour constituer une couche d'arrêt pour une gravure ultérieure de la couche de nitrure de silicium, puis au dépôt de la couche de nitrure de silicium 40, selon une épaisseur par exemple de l'ordre de 500 . A l'issu de cette étape, le tunnel est empli par du nitrure de silicium 25 recouvert d'une couche périphérique d'oxyde.
En se référant à la figure 5, on procède alors à une gravure isotrope du nitrure de silicium, selon une durée précisément contrôlée, de manière à graver l'ensemble du nitrure de silicium, à l'exception du nitrure emplissant le tunnel 36.
En se référant enfin à la figure 6, on procède au retrait de la couche 38 d'oxyde constitutive de la couche d'arrêt pour la gravure du nitrure, ainsi qu'au retrait des espaceurs en oxyde TEOS. On procède alors à la formation par épitaxie sélective des régions de source et de drain 12 et 14. On obtient alors le transistor MOS 10 représenté sur la figure 1.
Avec une telle structure, il convient d'appliquer un potentiel sur le drain pour l'injection d'électrons dans la zone de stockage de 5 porteurs 22. On notera que, comme indiqué précédemment, la polarisation nécessaire pour le piégeage des électrons est liée aux dimensions du transistor.
Par exemple, pour un transistor PMOS réalisé en technologie SON, ayant une grille de 400 À d'épaisseur, une couche d'oxyde de 10 grille de 20 À d'épaisseur, un canal de conduction d'épaisseur égale à 9 mm et un tunnel rempli d'une couche de 70 À d'oxyde et d'une couche de 500 À de nitrure de silicium, un potentiel de 3 V sur le drain suffit pour provoquer le piégeage d'électrons dans la zone de stockage 22.
Ainsi, en se référant à la figure 7, l'effet du piégeage des électrons sous le canal 16 engendre un décalage de la tension de seuil du transistor. Comme on le voit sur cette figure, le décalage engendré est de l'ordre de 0,3 V. On conçoit alors qu'il est possible d'ajuster la tension de seuil 20 du transistor sur des valeurs cible, en fonction des applications, et ce, à posteriori, c'est-à-dire après fabrication du transistor, aucune étape du procédé de fabrication n'étant alors nécessaire pour obtenir un tel décalage.
On notera également que le stockage de charges au sein du 25 transistor s'effectue de manière non volatile. Ainsi, un tel transistor peut présenter deux mode de fonctionnement, à savoir un mode de fonctionnement logique, selon lequel le transistor constitue un élément de commutation, ou un mode de stockage de données permet la réalisation de plans-mémoire. Il a en effet été constaté que la 30 programmation d'un tel transistor s'effectue de manière relativement rapide, c'est-à-dire entre environ 10 et 100 ms, ce qui correspond aux exigences de programmation classiques des cellules de mémoire.

Claims (9)

REVENDICATIONS
1-Transistor MOS, du type comportant un substrat dans lequel est formée une zone active (28) délimitée par une région isolante (STI), une région de grille (18) formée sur la zone active et des 5 régions de source (12) et de drain (14) qui sont formées dans la zone active et qui délimitent entre elles un canal (16) de sorte que la région de grille s'étende audessus du canal, et une zone de stockage (22) de porteurs de charge apte à modifier la tension de seuil du transistor, caractérisé en ce que la zone de stockage de porteurs est formée sous 10 le canal (16).
2-Transistor selon la revendication 1, caractérisé en ce que la zone de stockage de porteurs est réalisée sous la forme d'un tunnel (36) empli de nitrure de silicium.
3-Transistor selon la revendication 2, caractérisé en ce que la 15 paroi du tunnel (36) est revêtue d'une couche d'oxyde.
4-Transistor selon l'une quelconque des revendications 1 à 3, caractérisé en ce que le substrat (S) est un substrat en silicium monocristallin.
5-Transistor selon l'une quelconque des revendications 1 à 4, 20 caractérisé en ce que le substrat (S) est un substrat de type silicium sur isolant.
6-Utilisation d'un transistor selon l'une quelconque des revendications 1 à 5 pour la réalisation d'un plan de mémoire.
7-Procédé de fabrication d'un transistor de type MOS, 25 comprenant la formation, dans une zone active (28) d'un substrat (S) délimitée par une région isolante (STI), d'une région de grille (18) sur la surface supérieure du substrat et la formation dans ladite zone active de régions de source (12) et de drain (14) qui délimitent entre elles un canal de sorte que la région de grille s'étende au-dessus du 30 canal, et la formation d'une zone de stockage (22) de porteurs de charge apte à modifier la tension de seuil du transistor, caractérisé en ce que la zone de stockage de porteurs est formée sous le canal.
8-Procédé selon la revendication 7, caractérisé en ce que le transistor est réalisé en technologie SON.
9-Procédé selon l'une des revendications 7 et 8, caractérisé en ce qu'il comporte les étapes suivantes: - formation d'une couche (24) de germanium-silicium et d'une couche (26) de silicium sur la zone active du substrat par épitaxie de sorte que la couche de silicium s'étende audessus de la couche de germanium-silicium; - formation de la région de grille (18) sur la couche de 10 silicium avec interposition d'une couche d'oxyde de grille (30); - gravure latérale du germanium-silicium (24) de manière à former un tunnel (36); - formation sur la paroi du tunnel d'une couche d'oxyde (38) 15 et remplissage du tunnel avec du nitrure de silicium (40) et - réalisation des régions de source (12) et de drain (14) de part et d'autre de la couche de silicium.
FR0307559A 2003-06-23 2003-06-23 Transistor mos, procede de fabrication correspondant et utilisation d'un tel transistor pour la realisation d'un plan memoire Pending FR2856521A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR0307559A FR2856521A1 (fr) 2003-06-23 2003-06-23 Transistor mos, procede de fabrication correspondant et utilisation d'un tel transistor pour la realisation d'un plan memoire

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0307559A FR2856521A1 (fr) 2003-06-23 2003-06-23 Transistor mos, procede de fabrication correspondant et utilisation d'un tel transistor pour la realisation d'un plan memoire

Publications (1)

Publication Number Publication Date
FR2856521A1 true FR2856521A1 (fr) 2004-12-24

Family

ID=33484652

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0307559A Pending FR2856521A1 (fr) 2003-06-23 2003-06-23 Transistor mos, procede de fabrication correspondant et utilisation d'un tel transistor pour la realisation d'un plan memoire

Country Status (1)

Country Link
FR (1) FR2856521A1 (fr)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007064474A1 (fr) * 2005-11-30 2007-06-07 Advanced Micro Devices, Inc. Transistor a modes de fonctionnement multiples pourvu d'une structure de dispositif a canaux multiples
EP1818973A1 (fr) * 2006-02-10 2007-08-15 St Microelectronics S.A. Formation d'une portion de couche semiconductrice monocristalline séparée d'un substrat
WO2011061163A1 (fr) * 2009-11-18 2011-05-26 International Business Machines Corporation Dispositifs à semi-conducteur extrêmement minces sans implantation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4523213A (en) * 1979-05-08 1985-06-11 Vlsi Technology Research Association MOS Semiconductor device and method of manufacturing the same
FR2791178A1 (fr) * 1999-03-19 2000-09-22 France Telecom NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION
WO2000057482A1 (fr) * 1999-03-19 2000-09-28 France Telecom Nouveau transistor a grille metallique et canal enterre, contre-dope, et procede de fabrication
US20010020722A1 (en) * 2000-03-07 2001-09-13 Chien-Kuo Yang Step-like silicon on isolation structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4523213A (en) * 1979-05-08 1985-06-11 Vlsi Technology Research Association MOS Semiconductor device and method of manufacturing the same
FR2791178A1 (fr) * 1999-03-19 2000-09-22 France Telecom NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION
WO2000057482A1 (fr) * 1999-03-19 2000-09-28 France Telecom Nouveau transistor a grille metallique et canal enterre, contre-dope, et procede de fabrication
US20010020722A1 (en) * 2000-03-07 2001-09-13 Chien-Kuo Yang Step-like silicon on isolation structure

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JURCZAK M ET AL: "SILICON-ON-NOTHING (SON)-AN INNOVATIVE PROCESS FOR ADVANCED CMOS", IEEE TRANSACTIONS ON ELECTRON DEVICES, IEEE INC. NEW YORK, US, vol. 47, no. 11, November 2000 (2000-11-01), pages 2179 - 2185, XP000970486, ISSN: 0018-9383 *
MONFRAY S ET AL: "First 80nm SON (silicon-on-nothing) MOSFETs with perfect morphology and high electrical performance", INTERNATIONAL ELECTRON DEVICES MEETING 2001. IEDM. TECHNICAL DIGEST. WASHINGTON, DC, DEC. 2 - 5, 2001, NEW YORK, NY: IEEE, US, 2 December 2001 (2001-12-02), pages 2971 - 2974, XP010575208, ISBN: 0-7803-7050-3 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007064474A1 (fr) * 2005-11-30 2007-06-07 Advanced Micro Devices, Inc. Transistor a modes de fonctionnement multiples pourvu d'une structure de dispositif a canaux multiples
US7544572B2 (en) 2005-11-30 2009-06-09 Advanced Micro Devices, Inc. Multi-operational mode transistor with multiple-channel device structure
EP1818973A1 (fr) * 2006-02-10 2007-08-15 St Microelectronics S.A. Formation d'une portion de couche semiconductrice monocristalline séparée d'un substrat
FR2897471A1 (fr) * 2006-02-10 2007-08-17 St Microelectronics Sa Formation d'une portion de couche semiconductrice monocristalline separee d'un substrat
US7622368B2 (en) 2006-02-10 2009-11-24 Stmicroelectronics S.A. Forming of a single-crystal semiconductor layer portion separated from a substrate
WO2011061163A1 (fr) * 2009-11-18 2011-05-26 International Business Machines Corporation Dispositifs à semi-conducteur extrêmement minces sans implantation
US8304301B2 (en) 2009-11-18 2012-11-06 International Business Machines Corporation Implant free extremely thin semiconductor devices
US8710588B2 (en) 2009-11-18 2014-04-29 International Business Machines Corporation Implant free extremely thin semiconductor devices

Similar Documents

Publication Publication Date Title
EP0426250B1 (fr) Procédé pour fabriquer un dispositif à transistors MIS ayant une grille débordant sur les portions des régions de source et de drain faiblement dopées
FR2810161A1 (fr) Memoire electronique a architecture damascene et procede de realisation d'une telle memoire
FR2806832A1 (fr) Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
EP0426251A1 (fr) Procédé pour fabriquer un dispositif à transistors MIS ayant une électrode de grille en forme de "T" inversé
FR2853453A1 (fr) Procede de fabrication d'un dispositif de memoire sonos de type ono double en utilisant un traitement d'auto alignement inverse
FR2711275A1 (fr) Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits.
FR2670951A1 (fr) Dispositif de memoire a semiconducteurs non-volatile et procede de fabrication de celui-ci.
EP0648375B1 (fr) Memoire eeprom de type flash a triples grilles et son procede de fabrication
FR2795554A1 (fr) Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
EP2613343B1 (fr) Procédé de fabrication d'une cellule mémoire non volatile à double grille
EP2120258B1 (fr) Procédé de réalisation d'un transistor à source et drain métalliques
EP2822027A2 (fr) Procédé de fabrication d'une cellule mémoire électronique à double grille et cellule mémoire associée
EP0675547B1 (fr) Cellule mémoire électriquement programmable
FR2806833A1 (fr) Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant
EP2704200A1 (fr) Procédé d'ajustement de la tension de seuil d'un transistor par des couches de piégeage enterrées
FR2856521A1 (fr) Transistor mos, procede de fabrication correspondant et utilisation d'un tel transistor pour la realisation d'un plan memoire
EP2645371B1 (fr) Cellule mémoire électronique à double grille et procédé de fabrication d'une telle cellule
EP2613342B1 (fr) Procédé de fabrication d'une cellule mémoire non volatile à double grille
FR2791178A1 (fr) NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION
EP1343208A1 (fr) Mémoire non volatile programmable et effaçable électriquement à une seule couche de matériau de grille
FR2885733A1 (fr) Structure de transistor a trois grilles
EP1271657A1 (fr) Dispositif semiconducteur intégréde mémoire de type DRAM et procédé de fabrication correspondant
FR3023408A1 (fr) Procede de fabrication d'une cellule memoire a double grille
WO2006070154A1 (fr) Structure amelioree de transistor sur film mince semi-conducteur
FR3093591A1 (fr) Procédé de fabrication d’un élément capacitif haute tension, et circuit intégré correspondant