WO2000057482A1 - Nouveau transistor a grille metallique et canal enterre, contre-dope, et procede de fabrication - Google Patents

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thin
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transistor
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Thomas Skotnicki
Malgorzata Jurczak
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France Telecom
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Definitions

  • the present invention relates generally to high performance CMOS semiconductor devices for rapid signal processing and / or low voltage / low power applications and more particularly MOS field effect transistors.
  • mid-gap metallic grids shift the threshold voltages of the NMOS and PMOS transistors towards too high absolute values, thus leading to unacceptable losses in output currents.
  • sub-threshold characteristics such as sub-threshold slope (S), short channel effect (SCE) and the lowering of the drain-induced barrier (DIBL), are unacceptable.
  • the poor behavior of buried channel devices at submicron channel lengths is mainly due to two factors.
  • the present invention therefore relates to a new buried channel transistor, counter-doped, and to a metal gate, which overcomes the above drawbacks and in particular makes it possible to obtain threshold voltages N th from 0.20 to 0, 35 N without affecting the S, SCE and DIBL parameters of the transistor.
  • the invention also relates to a method of manufacturing such a transistor.
  • the above aims are achieved according to the invention thanks to the production of a transistor such as a metal grid field effect transistor and buried channel, counter-doped, comprising a thin dielectric layer buried immediately underlying to the transistor channel region.
  • a new transistor comprising a silicon substrate having an upper surface coated with a thin layer of gate dielectric and in which source and drain regions are formed defining between them a region of channel of predetermined minimum length, said channel region being counter-doped, a metal grid on the upper surface of the substrate above the channel region, characterized in that it comprises a thin dielectric layer disposed between the source and drain regions and immediately adjacent to the channel region, the length of which is at least equal to a predetermined minimum length of the canal region.
  • the term predetermined minimum length of the channel region is understood to mean the shortest channel length usable in a given technology device.
  • the thin dielectric layer is continuous and has a length equal to the minimum length of the channel region.
  • the thin dielectric layer has a thickness of 1 to 50 nm, for example of the order of 10 nm.
  • the thin dielectric layer is preferably located below these extensions and preferably still adjacent to these extensions.
  • the thin dielectric layer may be made of any suitable solid or gaseous dielectric material but is preferably an air-filled cavity.
  • the method of manufacturing the semiconductor device according to the invention comprises:
  • the formation on the layer of selectively eliminable material of a thin layer of silicon also preferably ensuring a mesh continuity with the selectively eliminable material and consequently with the silicon substrate;
  • the method of the invention comprises, before the step of etching the recesses, a doping step to form extensions of the source and drain regions, followed by the formation of spacers.
  • the doping of the thin silicon layer can be carried out simultaneously with the deposition, for example by epitaxy, of the layer.
  • the selectively eliminable material is chosen from the alloys Si j. ⁇ Ge ⁇ where 0 ⁇ x ⁇ l and the alloys Si, Ge ⁇ Cy where 0 ⁇ x ⁇ 0.95 and 0 ⁇ y ⁇ 0.05.
  • Figure 1 - a schematic sectional view of a MOSFET of massive architecture of the prior art, with buried channel;
  • Figure 2 a schematic sectional view of a MOSFET with buried channel, according to the invention
  • Figure 3 a graph of a simulation of the drain current as a function of the gate voltage for a solid architecture transistor of the prior art and according to the invention, for each of the transistors, the gate material is poly -If doped N + (to pass to a metallic grid, it is enough to shift these voltages of 0.56 N towards positive voltages), the thickness of the junction is 30 nm, the dopant concentration of the channel is 3.10 17 atoms / cm 3 and that of the substrate 5.10 17 atoms / cm 3 and the length of the channel 0.12 ⁇ m;
  • Figure 4 - a graph similar to that of Figure 3, but for a solid architecture transistor of the prior art having a threshold voltage adjusted to receive a metal gate thanks to the increase in channel doping up to 5.10 12 atoms / cm 3 (junction depth of 50 nm) and for the transistor according to the invention similar to the previous one;
  • Figure 5 a simulated graph of the output current (I Q ⁇ ) as a function of the gate voltage N for the transistors of Figure 3;
  • Figure 6 a simulated graph of the transconductance as a function of the gate voltage V for the transistors of Figure 3;
  • FIGS 7a to 7f schematic sectional views of the main steps of an embodiment of the method of manufacturing a transistor according to the invention.
  • a field effect MOS transistor according to the invention it can be applied to any other suitable semiconductor device.
  • a MOSFET of massive architecture of the prior art has been represented which conventionally comprises a silicon substrate 1 having a first type of doping (for example a substrate of type ⁇ P doped), source regions 2 and of drain 3 optionally provided with extensions 2a, 3a, and a region of channel 4 counter-doped (that is to say having a second type of doping opposite to the first type of doping of the substrate, for example a region of P-type conductivity channel doped ⁇ ').
  • a layer of gate dielectric material 5 (for example Si0 2 ) covers the substrate 1 and a metal grid 6 optionally flanked by spacers 7, 8, is disposed on the layer of grid dielectric material 5 above the channel region 4.
  • Source and drain contacts 9, 10 are also conventionally provided.
  • this metal grid 6 can be a composite structure made up of two layers, the lower layer of which is a metal layer and the upper layer of a layer of poly-silicon. As indicated above, this transistor of the prior art suffers from the fact that part of the starting dose implanted in the channel region 4 is depleted by the junction between the channel region 4 and the substrate 1.
  • a MOSFET which comprises, as is conventional, a silicon substrate 1 including a first type of dopant, source and drain regions 2, 3 and a channel region 4 counter-doped, that is to say including a second type of dopant opposite to the first type of dopant of the substrate.
  • the source and drain regions 2, 3 have extensions 2a, 3a immediately underlying the upper surface of the substrate 1 partially defining the channel region 4.
  • the upper surface of the body 1 is coated with a thin layer of a grid dielectric material 5, for example Si0 2 , and a metal grid 6 is formed above the channel region 4 and flanked by spacers 7, 8, for example in Si 3 N.
  • contacts 9 and 10 are provided on the source and drain regions 2, 3.
  • the structure described is a conventional MOSFET structure.
  • a thin layer of dielectric material 11 bridges the source and drain regions 2, 3 below the gate 6, so as to isolate the counter-doped channel region 4 from the rest of the silicon substrate 1.
  • the thin layer of dielectric material 11 is immediately underlying the extensions 2a, 3a of the source and drain regions 2, 3.
  • the thickness of the extensions can vary from 1 to 50 nm.
  • the thickness of the thin layer of dielectric material 11 is from 1 to 50 nm, preferably of the order of 10 nm.
  • the dielectric material of the thin layer 11 can be any solid or gaseous dielectric material, but is preferably air. Thanks to the thin dielectric layer 11 of the new transistor according to the invention, a very thin channel region is obtained which is defined not by the position of a junction, but by a physical cutting of the silicon film.
  • the new architecture achievable as will be seen below by epitaxy, it is possible to obtain a very thin buried channel region, from 1 to 50 nm, which is not possible by implantation techniques with which it is difficult to reach thicknesses less than 50 nm.
  • the thin dielectric layer 11 formed under the silicon film prevents depletion of the film at a film-buried / substrate junction.
  • Figure 3 is simulated results relative to the drain current (I d) according to the gate voltage (V) and a drain voltage (N d) low (0.1 V) and high (1 , 2 N) of a transistor of the prior art and of a transistor according to the invention, as described above.
  • the depth X: of the buried channel is 30 nm
  • the concentration of counter-dopant of the channel ⁇ d 3.10 17 atoms / cm 3
  • the concentration of dopant of the substrate N a 5.10 17 atoms / cm 3
  • the length of the channel is 0.12 ⁇ m.
  • the incompatibility of the conventional buried channel transistor with the so-called "mid-gap" gate is highlighted in FIG. 4.
  • the transistor of the simulated prior art differs from that of FIG. 3 in that the thickness of the buried channel is 50 nm and the concentration of counter-dopant of the channel is 5.10 17 atoms / cm 3 , so as to adjust the voltage of threshold at the appropriate level to then be able to change the grid material to a metal.
  • the transistor according to the invention is the same as for FIG. 3.
  • epitaxy for example by chemical vapor deposition
  • the selectively eliminable material can be any material selectively eliminable with respect to silicon and which preferably provides mesh continuity with the silicon of the substrate during epitaxy, such as for example an alloy Si j . ⁇ Ge ⁇ (0 ⁇ x ⁇ l).
  • the alloys Si j . ⁇ Ge ⁇ are recommended because they can be easily eliminated selectively, either by means of a well-known oxidative chemistry (such as a 40 ml solution H ⁇ 0 3 70% + 20 ml H 2 0 2 + 5 ml HF 0.5%) , or an isotropic plasma attack.
  • alloys Si j _ ⁇ Ge ⁇ (0 ⁇ x ⁇ l) comprising a high rate of Ge will be used because the selectivity of the etching with respect to Si increases with the increase in the rate of Ge in the alloy.
  • alloys Si j. ⁇ Ge ⁇ C (0 ⁇ x 0.95: 0 ⁇ y ⁇ 0.05) which behave like the alloys Si j _ ⁇ Ge ⁇ with regard to selective elimination but induce less stresses with the silicon layers.
  • doping of the thin silicon layer 24 is then carried out by implantation of dopants (counter-doping) so as to obtain the doping profile shown in FIG. 7a.
  • the dopant used for the counter-doping is of conductivity opposite to the doping of the substrate 1.
  • the deposition and the doping of the thin layer of silicon 24 can be carried out simultaneously.
  • an oxide layer 25 (Si0), then on this oxide layer 25 a metal grid 6 (for example tungsten).
  • lightly doped areas 22a, 23a in the thin layer of silicon 24 areas which will later be used to form the extensions 2a, 3a of the source and drain regions.
  • lightly doped areas 22a, 23a have been shown limited by the layer 21 of selectively eliminable material which will therefore lead to extensions 2a, 3a also limited by this layer, the lightly doped areas and consequently the extensions could, well that this is not preferred, overflow below layer 21.
  • the upper surface of the grid 6 can be protected by a layer of silicon oxynitride 12 as is well known and its sides flanked by spacers 7, 8 in Si 3 N.
  • the material is selectively removed from the layer 21 to form an insulation tunnel filled with air 11 by selective lateral etching as shown in FIG. 7d.
  • the doping profile of the channel region 4 is as shown in FIG. 7d, that is to say that the depth of the channel region 4 is no longer determined by a buried channel / substrate junction, but by the presence of the insulating tunnel 11.
  • the insulating tunnel filled with air 11 can be closed off by forming spacers (not shown), for example made of polycrystalline silicon, on each of the open ends of the tunnel.
  • the completion of the device is carried out in a completely conventional manner.
  • the method of the invention makes it possible to obtain a structure which very advantageously comprises extensions limited by the tunnel, that is to say not overflowing below it.
  • the insulating tunnel generally has the effect of blocking the diffusion of dopants and therefore of limiting the thickness of the extensions. One can thus realize extremely thin extensions.
  • the MOSFET manufacturing device according to the invention is applicable both to the NMOS and PMOS sides of a CMOS device.

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Abstract

Le transistor comprend un substrat de silicium (1) ayant une surface supérieure revêtue d'une mince couche de diélectrique de grille (5) et dans lequel sont formées des régions de source et de rain (2, 3) définissant entre elles une région de canal enterrée et contre-dopée (4) ayant une longueur minimale prédéterminée, une grille métallique (6) sur la mince couche de diélectrique de grille (5) au-dessus de la région de canal (4), caractérisé en ce qu'il comprend une mince couche diélectrique (11) disposée entre les régions de source et de drain (2, 3) et immédiatement adjacente sous la région de canal (4), cette mince couche diélectrique (11) ayant une longueur au moins égale à une longueur minimale prédéterminée de la région de canal. Application aux transistors MOS à effet de champ.

Description

NOUVEAU TRANSISTOR A GRILLE METALLIQUE ET CANAL ENTERRE, CONTRE-DOPE, ET PROCEDE DE FABRICATION
La présente invention concerne de manière générale les dispostifs semi-conducteurs CMOS à haute performance pour le traitement rapide de signaux et/ou des applications basse tension/basse puissance et plus particulièrement des transistors MOS à effet de champ
5 (MOSFET).
Les trois facteurs limitatifs principaux des MOSFETs d'architecture massive classiques sont :
(i) l'effet dit "d'appauvrissement (déplétion) de la grille";
(ii) la pénétration de bore depuis le silicium polycristallin dopé 10 P+ dans le substrat (à travers l'oxyde de grille); et
(iii) le courant de tunnel à travers l'oxyde de grille.
Il est connu que l'emploi d'une grille métallique pourrait résoudre ces problèmes. Cela est évident pour les points (i) et (ii).
En ce qui concerne le point (iii), la grille métallique qui permet
15 d'utiliser à la place de la mince couche d'oxyde de grille Si0 , une couche relativement épaisse de Ta2O5, supprime par conséquent le courant de tunnel tout en maintenant la capacité de la grille grâce à la constante diélectrique plus élevée de Ta2θ5.
Le problème avec les grilles métalliques "mid-gap" est qu'elles 20 décalent les tensions de seuil des transistors NMOS et PMOS vers des valeurs absolues trop élevées, conduisant ainsi à des pertes inacceptables en courants de sortie.
Pour remédier à cet inconvénient, la solution communément utilisée consiste à contre-doper le canal, mais l'architecture à canal
25 enterré résultante a une mauvaise réputation quant à son intégrité électrostatique relaxée. Ainsi, les caractéristiques sous-le-seuil, telles que pente sous-le-seuil (S), effet canal court (SCE) et l'abaissement de la barrière induite par le drain (DIBL), sont inacceptables.
Le mauvais comportement des dispositifs à canal enterré à des longueurs de canal submicroniques, est principalement dû à deux facteurs.
1. L'impossibilité technologique de fabriquer des couches enterrées très minces par des techniques d'implantation ou de diffusion à l'état solide; et 2. La mauvaise sensibilité de la tension de seuil (Vth) à la charge totale de la couche enterrée due au fait que la dose implantée est appauvrie par la jonction interne (couche enterrée-substrat) et que seule la fraction restante (appauvrie par la grille) contribue à la tension de seuil Nth. Ceci implique qu'il faille implanter des doses de contre-dopage relativement élevées si on veut réduire notablement la tension de seuil. Cependant, le niveau de dopage de la couche enterrée a une influence néfaste sur son épaisseur, ce qui nuit encore aux paramètres S, SCE et DIBL du transistor.
La présente invention a donc pour objet un nouveau transistor à canal enterré, contre-dopé, et à grille métallique, qui remédie aux inconvénients ci-dessus et en particulier permet d'obtenir des tensions de seuil Nth de 0,20 à 0,35 N sans nuire aux paramètres S, SCE et DIBL du transistor.
L'invention a également pour objet un procédé de fabrication d'un tel transistor. Les buts ci-dessus sont atteints selon l'invention grâce à la réalisation d'un transistor tel qu'un transistor à effet de champ à grille métallique et à canal enterré, contre-dopé, comprenant une mince couche diélectrique enterrée immédiatement sous-jacente à la région de canal de transistor. Plus précisément, selon l'invention, on réalise un nouveau transistor comprenant un substrat de silicium ayant une surface supérieure revêtue d'une mince couche de diélectrique de grille et dans lequel sont formées des régions de source et de drain définissant entre elles une région de canal de longueur minimale prédéterminée, ladite région de canal étant contre-dopée, une grille métallique sur la surface supérieure du substrat au-dessus de la région de canal, caractérisé par le fait qu'il comprend une mince couche diélectrique disposée entre les régions de source et de drain et immédiatement adjacente sous la région de canal dont la longueur est au moins égale à une longueur minimale prédéterminée de la région de canal. Dans la présente invention, on entend par longueur minimale prédéterminée de la région de canal, la longueur de canal la plus courte utilisable dans un dispositif de technologie donnée.
Dans une réalisation préférée de l'invention, la mince couche diélectrique est continue et a une longueur égale à la longueur minimale de la région de canal.
En général, la mince couche diélectrique a une épaisseur de 1 à 50 nm, par exemple de l'ordre de 10 nm.
Lorsque les régions de source et de drain comportent des extensions adjacentes à la mince couche de diélectrique de grille (par exemple Si02, Ta205, Si3N , Al2O3, etc.), la mince couche diélectrique est de préférence située en dessous de ces extensions et de préférence encore adjacente à ces extensions.
La mince couche diélectrique peut être constituée de tout matériau diélectrique solide ou gazeux approprié mais est de préférence une cavité remplie d'air.
Dans un mode de mise en oeuvre de l'invention, le procédé de fabrication du dispositif semi-conducteur selon l'invention comprend :
- la formation sur une surface supérieure d'un substrat de silicium dopé avec un premier type de dopant d'une couche d'un matériau sélectivement éliminable qui de préférence assure une continuité de maille avec le substrat de silicium;
- la formation sur la couche de matériau sélectivement éliminable d'une mince couche de silicium assurant également de préférence une continuité de maille avec le matériau sélectivement éliminable et par suite avec le substrat de silicium;
- l'implantation dans la mince couche de silicium d'un second type de dopant opposé au premier type de dopant;
- la formation sur la mince couche de silicium d'une mince couche de diélectrique de grille; - la formation sur la mince couche de diélectrique de grille d'une grille métallique;
- la gravure, le long de deux côtés opposés de la grille, de la mince couche de diélectrique de grille, de la mince couche de silicium, de la couche de matériau sélectivement éliminable et d'une partie supérieure du substrat pour former des évidements;
- la gravure latérale sélective de la couche de matériau sélectivement éliminable pour former un tunnel dont la longueur totale est égale à une longueur minimale prédéterminée de la région de canal;
- facultativement, le remplissage du tunnel avec un matériau diélectrique; et
- le remplissage des évidements avec du silicium et leur dopage pour former les régions de source et de drain.
De préférence, le procédé de l'invention comprend avant l'étape de gravure des évidements, une étape de dopage pour former des extensions des régions de source et de drain, suivie par une formation d'espaceurs.
On peut également, si on le souhaite, avant la formation des régions de source et de drain, former un deuxième jeu d'espaceurs à l'intérieur des évidements et de chaque côté du tunnel formé par élimination du matériau sélectivement éliminable pour empêcher une pénétration dans le tunnel du silicium lors de l'étape ultérieure de remplissage des évidements avec du silicium pour former les régions de source et de drain.
On peut aussi, avant le remplissage des évidements, remplir le tunnel avec un matériau diélectrique, par exemple par un procédé d'oxydation thermique.
Le contre-dopage de la mince couche de silicium peut s'effectuer simultanément au dépôt, par exemple par épitaxie, de la couche.
Enfin, le remplissage des évidements avec du silicium et leur dopage peut s'effectuer simultanément.
Dans une réalisation recommandée de l'invention, le matériau sélectivement éliminable est choisi parmi les alliages Sij.χGeχ où 0<x<l et les alliages Si, GeχCy où 0<x≤0,95 et 0<y<0,05.
La suite de la description se réfère aux figures annexées qui représentent respectivement : Figure 1 - une vue en coupe schématique d'un MOSFET d'architecture massive de l'art antérieur, avec canal enterré;
Figure 2 - une vue en coupe schématique d'un MOSFET avec canal enterré, selon l'invention; Figure 3 - un graphe d'une simulation du courant de drain en fonction de la tension de grille pour un transistor d'architecture massive de l'art antérieur et selon l'invention, pour chacun des transistors, le matériau de grille est du poly-Si dopé N+ (pour passer à une grille métallique, il suffit de décaler ces tensions de 0,56 N vers les tensions positives), l'épaisseur de la jonction est de 30 nm, la concentration en dopant du canal est de 3.1017 atomes/cm3 et celle du substrat de 5.1017 atomes/cm3 et la longueur du canal de 0, 12 μm;
Figure 4 - un graphe analogue à celui de la figure 3, mais pour un transistor d'architecture massive de l'art antérieur ayant une tension de seuil ajustée pour recevoir une grille métallique grâce à l'augmentation de dopage du canal jusqu'à 5.1012 atomes/cm3 (profondeur de jonction de 50 nm) et pour le transistor selon l'invention analogue au précédent;
Figure 5 - un graphe simulé du courant de sortie (IQΝ) en fonction de la tension de grille N pour les transistors de la figure 3; Figure 6 - un graphe simulé de la transconductance en fonction de la tension de grille V pour les transistors de la figure 3; et
Figures 7a à 7f - des vues schématiques en coupe des étapes principales d'un mode de mise en oeuvre du procédé de fabrication d'un transistor selon l'invention. Bien que la description sera faite pour un transistor MOS à effet de champ selon l'invention, elle peut s'appliquer à tout autre dispositif semi-conducteur approprié.
Sur la figure 1, on a représenté un MOSFET d'architecture massive de l'art antérieur qui comprend classiquement un substrat en silicium 1 ayant un premier type de dopage (par exemple un substrat de type Ν dopé P), des régions de source 2 et de drain 3 pourvues éventuellement d'extensions 2a, 3a, et une région de canal 4 contre-dopée (c'est-à-dire ayant un second type de dopage opposé au premier type de dopage du substrat, par exemple une région de canal de conductivité de type P dopée Ν'). Une couche de matériau diélectrique de grille 5 (par exemple Si02) recouvre le substrat 1 et une grille métallique 6 éventuellement flanquée d'espaceurs 7, 8, est disposée sur la couche de matériau diélectrique de grille 5 au-dessus de la région de canal 4. Des contacts de source et de drain 9, 10 sont également classiquement prévus. Dans la pratique, cette grille métallique 6 peut être une structure composite constituée de deux couches dont la couche inférieure est une couche métallique et la couche supérieure une couche de poly-silicium. Comme indiqué précédemment, ce transistor de l'art antérieur souffre du fait qu'une partie de la dose de départ implantée dans la région de canal 4 est appauvrie par la jonction entre la région de canal 4 et le substrat 1.
Sur la figure 2, on a représenté un MOSFET selon l'invention qui comprend, comme cela est classique, un substrat en silicium 1 incluant un premier type de dopant, des régions de source et de drain 2, 3 et une région de canal 4 contre-dopée, c'est-à-dire incluant un second type de dopant opposé au premier type de dopant du substrat. Comme cela est également classique, les régions de source et de drain 2, 3 comportent des extensions 2a, 3a immédiatement sous-jacentes à la surface supérieure du substrat 1 définissant en partie la région de canal 4 . La surface supérieure du corps 1 est revêtue d'une mince couche d'un matériau diélectrique de grille 5, par exemple Si02, et une grille métallique 6 est formée au-dessus de la région de canal 4 et flanquée d'espaceurs 7, 8, par exemple en Si3N . Enfin, des contacts 9 et 10 sont prévus sur les régions de source et de drain 2, 3.
A ce stade, la structure décrite est une structure MOSFET classique.
Selon l'invention, une mince couche de matériau diélectrique 11 ponte les régions de source et de drain 2, 3 en dessous de la grille 6, de manière à isoler la région de canal contre-dopée 4 du reste du substrat de silicium 1. Dans la réalisation représentée, la mince couche de matériau diélectrique 11 est immédiatement sous-jacente aux extensions 2a, 3a des régions de source et de drain 2, 3. L'épaisseur des extensions, comme celle de la région de canal 4, peut varier de 1 à 50 nm.
Bien évidemment, les régions de source et de drain 2, 3 pourraient ne pas comporter d'extensions. L'épaisseur de la mince couche de matériau diélectrique 11 est de 1 à 50 nm, de préférence de l'ordre de 10 nm.
Le matériau diélectrique de la mince couche 11 peut être tout matériau diélectrique solide ou gazeux, mais est de préférence de l'air. Grâce à la mince couche diélectrique 1 1 du nouveau transistor selon l'invention, on obtient une région de canal très mince qui est définie non pas par la position d'une jonction, mais par un coupage physique du film de silicium.
Avec la nouvelle architecture, réalisable comme on le verra ci- dessous par épitaxie, il est possible d'obtenir une région de canal enterrée très mince, de 1 à 50 nm, ce qui n'est pas possible par des techniques d'implantation avec lesquelles on atteint difficilement des épaisseurs inférieures à 50 nm. En outre, la mince couche diélectrique 11 formée sous le film de silicium empêche un appauvrissement du film à une jonction film-enterré/substrat.
Sur la figure 3, on a simulé les résultats relatifs au courant de drain (Id) en fonction de la tension de grille (V ) et pour une tension de drain (Nd) faible (0,1 V) et forte (1,2 N) d'un transistor de l'art antérieur et d'un transistor selon l'invention, tels que décrit ci-dessus. Pour chacun des transistors, la profondeur X: du canal enterré est de 30 nm, la concentration en contre-dopant du canal Νd = 3.1017 atomes/cm3, la concentration en dopant du substrat Na = 5.1017 atomes/cm3 et la longueur du canal est de 0,12 μm.
Comme le montre la figure 3, la tension de seuil Vth du transistor de l'invention est bien ajustée à environ -0,32 V, cependant que celle du transistor de l'art antérieur Nth = -0,06 est trop haute pour accepter une grille qui décale la tension de seuil de 0,56 N environ vers les valeurs positives.
En modifiant le matériau de grille des deux transistors pour obtenir une grille dite "mid-gap", la tension de seuil du transistor selon l'invention s'établit à Vth = -0,32 + 0,56 = + 0,24 N, cependant que celle du transistor de l'art antérieur sera Nth = -0,06 + 0,56 = + 0,50 N, c'est-à-dire une valeur encore trop élevée.
L'incompatibilité du transistor à canal enterré classique avec la grille dite "mid-gap" est mise en évidence sur la figure 4. Le transistor de l'art antérieur simulé diffère de celui de la figure 3 en ce que l'épaisseur du canal enterré est de 50 nm et la concentration en contre-dopant du canal est de 5.1017 atomes/cm3, de manière à ajuster la tension de seuil au niveau approprié pour ensuite pouvoir changer le matériau de grille vers un métal. Le transistor selon l'invention est le même que pour la figure 3.
On atteint alors, pour le transistor de l'art antérieur, la valeur appropriée de Nth = -0,36 N, mais comme le montre la figure 4, les caractéristiques sous-le-seuil s'en trouvent dégradées, en particulier la pente sous-le-seuil (S). En outre, comme le montrent les graphes des figures 5 et 6, établis pour les mêmes transistors que pour la figure 3, le transistor selon l'invention présente une amélioration du courant de sortie (IQΝ) et ^e *a transconductance par rapport au transistor de l'art antérieur, ainsi qu'une très nette amélioration du courant de fuite (IQFF)- On va maintenant décrire en liaison avec les figures 7a à 7f, un mode de mise en oeuvre du procédé de l'invention pour la fabrication d'un MOSFET tel que représenté à la figure 2 et dont la mince couche diélectrique est un tunnel rempli d'air.
Comme le montre la figure 7a, on commence par déposer successivement, par épitaxie (par exemple par dépôt chimique en phase vapeur), sur un substrat de silicium 1, une couche d'un matériau sélectivement éliminable 21 d'épaisseur généralement comprise entre 1 et 50 nm et une mince couche de silicium 24, d'épaisseur de 1 à 50 nm.
Le matériau sélectivement éliminable peut être tout matériau sélectivement éliminable par rapport au silicium et qui de préférence assure une continuité de maille avec le silicium du substrat au cours de l'épitaxie, tel que par exemple un alliage Sij.χGeχ (0<x<l). Les alliages Sij.χGeχ sont recommandés car ils sont aisément éliminables sélectivement, soit au moyen d'une chimie oxydante bien connue (telle qu'une solution 40 ml HΝ0370% + 20 ml H202 + 5 ml HF 0,5%), soit d'une attaque plasma isotrope .
De préférence, on utilisera des alliages Sij_χGeχ (0<x≤l) comportant un taux élevé de Ge car la sélectivité de la gravure par rapport à Si s'accroît avec l'accroissement du taux de Ge dans l'alliage. On peut également utiliser des alliages Sij.χ GeχC (0<x 0,95 : 0<y<0,05) qui se comportent comme les alliages Sij_χGeχ quant à l'élimination sélective mais induisent moins de contraintes avec les couches de silicium.
De manière classique, on effectue alors le dopage de la mince couche de silicium 24 par implantation de dopants (contre-dopage) de manière à obtenir le profil de dopage représenté figure 7a.
Comme cela est bien connu, le dopant utilisé pour le contre- dopage est de conductivité opposée au dopage du substrat 1. Le dépôt et le dopage de la mince couche de silicium 24 peuvent être effectués simultanément.
On forme ensuite de manière classique, comme le montre la figure 7b, une couche d'oxyde 25 (Si0 ), puis sur cette couche d'oxyde 25 une grille 6 métallique (par exemple en tungstène).
On forme alors, par implantation classique, des zones faiblement dopées 22a, 23a dans la couche mince de silicium 24, zones qui serviront ultérieurement à former les extensions 2a, 3a des régions de source et de drain. Bien que l'on ait représenté des zones faiblement dopées 22a, 23a limitées par la couche 21 de matériau sélectivement éliminable qui conduiront donc à des extensions 2a, 3a également limitées par cette couche, les zones faiblement dopées et par suite les extensions pourraient, bien que cela ne soit pas préféré, déborder en dessous de la couche 21.
Comme le montre la figure 7b, la surface supérieure de la grille 6 peut être protégée par une couche d'oxynitrure de silicium 12 comme cela est bien connu et ses côtés flanqués d'espaceurs 7, 8 en Si3N .
On grave alors, comme le montre la figure 7c, par exemple au moyen d'un plasma, la couche d'oxyde, la couche mince de silicium, la couche de matériau sélectivement éliminable et une partie supérieure du substrat de silicium, de chaque côté des espaceurs 7, 8 de manière à former deux évidements 22, 23.
Puis, on élimine sélectivement le matériau de la couche 21 pour former un tunnel d'isolation rempli d'air 11 par gravure latérale sélective comme le montre la figure 7d.
A ce stade du procédé, le profil de dopage de la région de canal 4 est tel que représenté à la figure 7d, c'est-à-dire que la profondeur de la région de canal 4 n'est plus déterminée par une jonction canal enterré/substrat, mais par la présence du tunnel isolant 11.
Bien que cela ne soit pas absolument nécessaire, on peut obturer le tunnel isolant rempli d'air 11 en formant des espaceurs (non représentés), par exemple en silicium poly cristallin, sur chacune des extrémités ouvertes du tunnel.
On procède alors classiquement comme le montre la figure 7e au dépôt sélectif de silicium dans les évidements (par exemple par croissance epitaxiale) jusqu'au comblement des évidements, puis comme on le voit à la figure 7f, à l'implantation de dopant pour former les régions de source et de drain 2 et 3.
L'achèvement du dispositif, tel que la formation de contacts et l'encapsulation éventuelle, s'effectue de manière tout à fait classique.
Comme mentionné précédemment, bien que l'implantation des extensions puisse se faire de manière à ce qu'elles débordent en dessous des extrémités du tunnel isolant, le procédé de l'invention permet d'obtenir une structure qui très avantageusement comporte des extensions limitées par le tunnel, c'est-à-dire ne débordant pas en dessous de celui-ci.
Le tunnel isolant a en général pour effet de bloquer la diffusion des dopants et donc de limiter l'épaisseur des extensions. On peut ainsi réaliser des extensions extrêmement minces.
Le dispositif de fabrication du MOSFET selon l'invention est applicable à la fois aux côtés NMOS et PMOS d'un dispositif CMOS.

Claims

REVEiNDICATIONS
1. Transistor comprenant un substrat de silicium (1) ayant une surface supérieure revêtue d'une mince couche de diélectrique de grille (5) et dans lequel sont formées des régions de source et de drain (2, 3) définissant entre elles une région de canal enterrée (4) ayant une longueur minimale prédéterminée, ladite région de canal (4) étant contre-dopée, une grille métallique (6) sur la mince couche de diélectrique de grille (5) au-dessus de la région de canal (4), caractérisé en ce qu'il comprend une mince couche diélectrique (11) diposée entre la région de source de de drain (2, 3) et immédiatement adjacente sous la région de canal (4), ayant une longueur au moins égale à la longueur minimale prédéterminée de la région de canal (4).
2. Transistor selon la revendication 1, dans lequel les régions de source et de drain (2, 3) comportent des extensions (2a, 3a) adjacentes à la mince couche de diélectrique de grille (5), caractérisé en ce que la mince couche diélectrique (11) est disposée en dessous des extensions, adjacente à celles-ci.
3. Transistor selon l'une quelconque des revendications précédentes, caractérisé en ce que la mince couche diélectrique (1 1) a une épaisseur de 1 à 50 nm.
4. Transistor selon l'une quelconque des revendications précédentes, caractérisé en ce que la mince couche diélectrique (1 1) est un tunnel rempli d'air.
5. Transistor selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la mince couche diélectrique (11) est une cavité remplie d'un matériau diélectrique solide.
6. Transistor selon l'une quelconque des revendications précédentes, caractérisé en ce que le dispositif est un transistor à effet de champ.
7. Transistor selon l'une quelconque des revendications 1 à 6, caractérisé en ce que la région de canal contre-dopée (4) a une épaisseur de
1 à 50 nm.
8. Transistor selon l'une quelconque des revendications 1 à 7, caractérisé en ce que la grille métallique est une grille composite tri- couche comprenant une couche inférieure métallique et une couche supérieure en poly-silicium.
9. Procédé de fabrication d'un transistor à grille métallique comprenant une région de canal contre-dopée et enterrée, caractérisé en ce qu'il comprend :
- la formation sur une surface supérieure d'un substrat de silicium (1) dopé avec un premier type de dopant d'une couche d'un matériau sélectivement éliminable (21);
- la formation sur la couche de matériau sélectivement éliminable (21) d'une mince couche de silicium (24);
- l'implantation dans la mince couche de silicium (24) d'un second type de dopant opposé au premier type de dopant;
- la formation successivement sur la mince couche de silicium (24) d'une mince couche de diélectrique (25) et d'une grille métallique (6); - la gravure le long de deux côtés opposés de la grille métallique
(6) de la mince couche de diélectrique (25), de la mince couche de silicium (24), de la couche de matériau sélectivement éliminable (21) et d'une partie supérieure du substrat de silicium (1) pour former des évidements (22, 23); - la gravure latérale sélective de la couche de matériau sélectivement éliminable (21) pour former un tunnel dont la longueur totale est au moins égale à une longueur minimale prédéterminée de la région de canal (4);
- facultativement, le remplissage du tunnel (11) avec un matériau diélectrique solide;
- le remplissage des évidements (22, 23) avec du silicium; et
- le dopage des évidements remplis de silicium pour former les régions de source et de drain (2, 3).
10. Procédé de fabrication selon la revendication 9, caractérisé en ce qu'il comprend, préalablement à l'étape de gravure des évidements
(22, 23), une étape de dopage par implantation pour former des extensions (22a, 23a) des régions de source et de drain suivie d'une étape de formation d'espaceurs (7, 8).
1 1. Procédé de fabrication selon la revendication 9 ou 10, caractérisé en ce que les étapes de remplissage et de dopage des évidements (22, 23) s'effectuent simultanément.
12. Procédé selon l'une quelconque des revendications 9 à 11, caractérisé en ce que la mince couche de matériau sélectivement éliminable (21) a une épaisseur de 1 à 50 nm.
13. Procédé selon l'une quelconque des revendications 9 à 12, caractérisé en ce que la mince couche de silicium (24) a une épaisseur de 1 à 50 nm.
14. Procédé selon l'une quelconque des revendications 9 à 13, caractérisé en ce que le matériau sélectivement éliminable est choisi parmi Sij.χGeχ (0 < x < 1) et Sij.χ.yGeχCy (0 < x < 0,95, 0 < y < 0,05).
15. Procédé selon l'une quelconque des revendications 9 à 14, caractérisé en ce qu'il comprend en outre, après l'étape de gravure sélective et avant l'étape de remplissage des évidements, une étape de formation dans les évidements (22, 23) d'espaceurs obturant des entrées du tunnel.
16. Procédé selon l'une quelconque des revendications 9 à 15, caractérisé en ce que la couche de matériau sélectivement éliminable (21) est en continuité de maille avec le substrat (1).
17. Procédé selon l'une quelconque des revendications 9 à 16, caractérisé en ce que le dispositif semi-conducteur est un transistor MOS à effet de champ.
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