EP1218942A1 - Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication - Google Patents

Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication

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EP1218942A1
EP1218942A1 EP00966241A EP00966241A EP1218942A1 EP 1218942 A1 EP1218942 A1 EP 1218942A1 EP 00966241 A EP00966241 A EP 00966241A EP 00966241 A EP00966241 A EP 00966241A EP 1218942 A1 EP1218942 A1 EP 1218942A1
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EP
European Patent Office
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layer
silicon
source
drain regions
spacers
Prior art date
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Withdrawn
Application number
EP00966241A
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German (de)
English (en)
Inventor
Daniel Bois
Thomas Skotnicki
Malgorzata 3bis rue Moyrand JURCZAK
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Orange SA
Original Assignee
France Telecom SA
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Definitions

  • the present invention relates generally to high performance CMOS semiconductor devices for the rapid processing of signals and / or low voltage / low power apphcations and more particularly to MOS field effect transistors (MOSFET).
  • MOSFET MOS field effect transistors
  • the new architecture called "SON" Silicon on None
  • SOI silicon on insulator
  • MOSFETs of silicon on insulator (SOI) architecture One of the limiting factors of conventional solid architecture MOSFETs is the substrate effect which affects the performance of the transistor. This drawback is avoided in MOSFETs of silicon on insulator (SOI) architecture by separating the thin silicon film from the substrate by a buried layer of silicon oxide.
  • SOI silicon on insulator
  • ultrathin SOI architecture MOSFETs suffer from high source / drain resistance (S / D) due to shallow junctions limited by the thickness of the silicon layer and poor thermal conductivity.
  • S / D source / drain resistance
  • the cost of manufacturing SOI architectural substrates is high, which has limited their introduction to the market.
  • FIG. 1 a semiconductor device has been proposed as shown in FIG. 1, comprising a silicon substrate 10 in which source 23 and drain 24 regions are formed, a thin dielectric layer of gate 14 on the channel region and a gate 15 on the thin layer of gate dielectric 14, a buried layer of dielectric material 22 extending between the source and drain regions and a thin layer of silicon 13 included between the layer of buried dielectric material 22 and the gate dielectric layer 14, constituting the channel region of the device between the source and drain regions 23, 24.
  • the layer of buried dielectric material 22 may consist of a cavity filled with air.
  • the object of the invention is therefore to modify the architecture of the junctions of the device described above, so as to make safe and easy contact between the thin layer of silicon constituting the channel and the source and drain regions.
  • the invention also relates to a method for producing such a device.
  • the semiconductor device comprises a silicon body in which are formed source and drain regions defining between them a channel region, a thin layer of gate dielectric on the channel region and a gate on the thin layer of gate dielectric, a buried layer of dielectric material and a thin layer of silicon extending between the source and drain regions and comprised between the layer of buried dielectric material and the layer of gate dielectric, the thin layer of silicon having an area greater than that of the gate dielectric layer so that its upper surface has two opposite zones which extend beyond the gate dielectric layer, the source and drain regions covering respectively each, at least in part, one of said opposite zones.
  • the layer of buried dielectric material extends between the source and drain regions.
  • the layer of buried dielectric material extends over the entire surface of the silicon body under the source and drain regions.
  • the device can be a planar structure device in which the surfaces of the source and drain regions and of the gate region on which the contacts are made, lie in the same plane.
  • the layer of buried dielectric material has a thickness of 1 to 50 nm, for example of the order of 10 nm.
  • the layer of dielectric material buried is preferably located below these extensions and preferably still adjacent to these extensions.
  • the layer of buried dielectric material can be made of any suitable solid or gaseous dielectric material but is preferably a cavity filled with air.
  • the thin layer of silicon forming the channel of the device generally has a thickness of 1 to 50 nm.
  • the exposed areas of the silicon layer then make it possible to start the (selective) epitaxy of the source and drain regions.
  • the length of each of the exposed areas of the thin layer of silicon is equal to the thickness of each of the second spacers, generally ⁇ 100 nm.
  • the invention also relates to a method of manufacturing the semiconductor device according to the invention.
  • the method of the invention comprises:
  • the formation of the source and drain regions comprises the selective epitaxy of silicon to form, on either side of the first spacers, precursor polycrystalline silicon deposits of the future source and drain regions , and covering, at least in part, the exposed areas of the thin layer of silicon, the elimination of the hard gate mask and the implantation of a dopant in the polycrystalline silicon deposits to form the source and drain regions .
  • the formation of the source and drain regions comprises the deposition of a thick layer of polycrystalline silicon coating, the formation on the thick layer of polycrystalline silicon of a resin mask, the etching of the thick layer, elimination of the mask, chemical mechanical polishing of the thick layer of polycrystalline silicon up to the level of the grid to produce parts intended to form the future source and drain regions coplanar with the grid and implanting dopant in these remaining parts of the thick layer of polycrystalline silicon to form source and drain regions covering the exposed areas of the thin layer of silicon.
  • the method of the invention comprises before the step of forming the first spacers, a step of implanting dopant to form extensions of the source and drain regions, and after formation of the first spacers, a step of implantation of dopant (overdoping of the source and drain regions).
  • SiGe alloys are well known and mention may be made of Si, . ⁇ Ge ⁇ where 0 ⁇ x ⁇ l and Si, Ge ⁇ Cy where 0 ⁇ x ⁇ 0.95 and 0 ⁇ y ⁇ 0.05.
  • the SiGe alloys have a relatively high germanium content (x> 0.1 l; preferably 0.1 l ⁇ x ⁇ 0.3) for better etch selectivity compared to silicon and Si0 2 .
  • germanium or of the SiGe alloy can be done by any known process, for example by means of an oxidizing chemistry such as a solution 40 ml HNO s 70% + 20 ml H 2 0 2 + 5 ml HF 0.5%, or by isotropic plasma attack.
  • an oxidizing chemistry such as a solution 40 ml HNO s 70% + 20 ml H 2 0 2 + 5 ml HF 0.5%, or by isotropic plasma attack.
  • Figure 1 - a schematic sectional view of an embodiment of a SON-MOSFET having conventional source and drain regions;
  • Figure 2 - a schematic sectional view of an embodiment of a SON-MOSFET according to the invention
  • Figure 3 a schematic sectional view of another embodiment of a SON-MOSFET according to the invention.
  • FIGS. 4a to 4i schematic sectional views of the main steps of a first embodiment of the method of manufacturing a SON-MOSFET according to the invention
  • FIGS. 5a to 5i schematic sectional views of the main steps of a second embodiment.
  • SON-MOSFET which comprises, as is conventional, a silicon body 10 having an upper surface and source and drain regions 23, 24 defining between them a channel region.
  • the source and drain regions 23, 24 have extensions 13 'located in the channel region.
  • the upper surface of the body 10 is coated with a thin layer of a gate dielectric 14, for example Si0 2 , and a gate 15 of polycrystalline silicon is formed above the channel region and flanked by spacers 17, 18, for example in Si 3 N 4 or Si0 2 .
  • the structure is coated with a coating material 26 and contacts 25 are provided on the source and drain regions 23, 24 and the grid 15.
  • the structure which has just been described is a conventional MOSFET structure.
  • an air-filled cavity or a layer of a suitable solid dielectric material 22 bridges the source and drain regions 23, 24 below the grid 15, so as to isolate a thin layer of silicon 13 from the rest of the silicon body 10.
  • This thin layer of silicon 13 constitutes the channel of the transistor.
  • the thin layer of silicon 13 generally has a thickness of
  • the thickness of the air-filled cavity or of the layer of solid dielectric material 22 is from 1 to 50 nm, preferably of the order of 10 nm.
  • the thin layer of silicon 13 constituting the channel has an area greater than the gate dielectric layer 14, so that its upper surface has two exposed areas 13a extending beyond the dielectric layer of grid 14, on either side of the spacers 17, 18.
  • the source and drain regions 23, 24 have extensions 23a, 24a, each covering, at least in part, one of the two exposed zones 13a of the thin silicon layer 13, respectively.
  • FIG. 3 shows another embodiment of a SON-MOSFET according to the invention, having a planar structure, that is to say that the upper surfaces of the source and drain regions and of the grid on which are made the contacts are in the same plane.
  • This device differs from the device of FIG. 2, in addition to planarization, only in that the layer of buried dielectric material 22 extends over the entire surface of the silicon body 10, immediately below the source and drain regions. 23, 24.
  • FIGS. 4a to 4i a first embodiment of the method of the invention for the manufacture of a SON-MOSFET as shown in FIG. 2.
  • epitaxy for example by chemical vapor deposition
  • a grid oxide layer 14 (Si0 2 ), then on this grid oxide layer 14, a grid 15 made of polycrystalline silicon.
  • lightly doped zones 13 in the thin layer of silicon 17, zones which will later be used to form the extensions of the source and drain regions.
  • a hard mask 16 for example a layer of silicon oxynitride, as is well known, and the first spacers 17 are formed in known manner on the opposite sides of the grid 15 and of the hard mask 16, 18 in Si 3 N 4 .
  • the gate oxide layer 14 is etched, on each side of the second spacers 19, 20, as shown in Figure 4d, for example by means of a plasma, the gate oxide layer 14, the thin layer of silicon 13, and possibly a part upper layer of Ge or AlUage SiGe
  • the material is selectively removed from the layer 12 to form a tunnel 21, as shown in Figure 4e.
  • the tunnel 21 can be filled with an appropriate solid dielectric material 22.
  • the second spacers 19, 20 and the underlying parts of the gate oxide layer 14 are then eliminated in order to discover on the surface of the thin silicon layer 13 two zones 13a situated on the side and other of the first spacers 17, 18.
  • the layer of dielectric material 22 is eliminated on either side of the silicon layer (deoxidation in the case of a layer of Si0 2 ) in order to start the epitaxy of the source regions and of drain.
  • the dopant is implanted in the polycrystalline silicon deposits 23, 24 and in the gate 15 (FIG. 4h).
  • FIGS. 5a to 5i show a second embodiment of the method of the invention which makes it possible to obtain a MOSFET according to the invention with a planar structure as shown in FIG. 3.
  • a layer of dielectric material 22 is produced filling the tunnel and covering the junctions of the main surface of the substrate where the source and drain regions will be formed later (FIG. 5f).
  • the entire structure is covered with a thick layer of polycrystalline silicon 27, then with a resin mask 28.
  • the thick layer of polycrystalline silicon 27 is then etched in a conventional manner using resin mask of the desired size and geometry.
  • the lateral insulation 11 has been shown, in order to give a reference for the etching of the polycrystalline silicon layer 27. For reasons of simplification, this insulation 11 has not been shown in the other figures.
  • a conventional mechanical-chemical polishing of the thick polycrystalline silicon layer 27 is then carried out until complete removal of the hard grid mask 16, so as to produce regions of the polycrystalline silicon 23, 24 , intended to form the future source and drain regions having extensions 23a, 24a which cover the uncovered areas 13a of the thin layer of silicon 13.
  • the structure obtained is a planar structure, that is to say that the upper surfaces of the regions 23, 24 and of the grid 15 are located in the same plane.
  • the device is completed as before by conventional formation of contacts 25 and of an encapsulation 26.
  • the devices, in particular the planar devices, according to the invention, the structure of which is close to that of SOI devices manufactured using a silicon on insulator substrate, and their manufacturing methods, have many advantages over these SOI devices. First of all, they do not require the use of an expensive SOI substrate which most often requires a step of thinning the thickness of the silicon.
  • the silicon layer in the methods of the invention being formed by epitaxy can have an arbitrarily thin thickness.
  • the process of the invention allows very thin thicknesses of the layer of buried dielectric material (or solid material), of the order of a few nanometers compared to the hundreds of nanometers for conventional SOI, which has an advantage from the point of view of eliminating the effects of short channels. Better thermal contact is obtained between the channel and the substrate, thanks to the layer of buried dielectric material and also thanks to the fact that this layer does not extend beyond the grid area.

Abstract

Les dispositif semi-conducteur selon l'invention comprend un corps de silicium (10) dans lequel sont formées des régions de source et de drain (23, 24) définissant entre elles une région de canal, une mince couche de diélectrique de grille (14) sur la région de canal et une grille (15) sur la mince couche de diélectrique de grille, une couche ensevelie d'un matériau diélectrique (22) s'étendant entre les régions de source et de drain (23, 24) et une mince couche de silicium (13) s'étendant entre les régions de source et de drain et comprise entre la couche de matériau diélectrique ensevelie (22) et la couche de diélectrique de grille (14), caractérisé en ce que cette mince couche de silicium (13) a une aire supérieure à celle de la couche de diélectrique de grille (4) de sorte que sa surface supérieure comporte deux zones opposées (13 a) qui s'étendent au-delà de la couche de diélectrique de grille (4) et en ce que les régions de source et de drain (8, 9) recouvrent respectivement chacune, au moins en partie, une desdites zones opposées (13a). Application aux transistors.

Description

Dispositif semi-conducteur combinant les avantages des architectures massive et SOI, et procédé de fabrication.
La présente invention concerne de manière générale les dispostifs semi-conducteurs CMOS à haute performance pour le traitement rapide de signaux et/ou des apphcations basse tension/basse puissance et plus particulièrement des transistors MOS à effet de champ (MOSFET). La nouvelle architecture dite "SON" (Silicon on Nothing) combine les avantages des architectures massive et silicium sur isolant (SOI).
Un des facteurs limitatifs des MOSFETs d'architecture massive classiques est l'effet de substrat qui nuit aux performances du transistor. Cet inconvénient est évité dans les MOSFETs d'architecture silicium sur isolant (SOI) en séparant le mince film de silicium du substrat par une couche enterrée d'oxyde de silicium.
L'élimination de l'effet de substrat dans les MOSFETs d'architecture SOI à film mince totalement appauvri résulte en un accroissement du courant de drain.
Cependant, les MOSFETs d'architecture SOI ultramince souffrent d'une résistance source/drain (S/D) élevée du fait de jonctions peu profondes limitées par l'épaisseur de la couche de silicium et d'une mauvaise conductivité thermique. En outre, le coût de fabrication des substrats d'architecture SOI est élevé, ce qui a limité leur introduction sur le marché.
Pour remédier aux inconvénients des dispositifs de l'art antérieur, on a proposé un dispositif semi-conducteur tel que représenté à la figure 1 , comprenant un substrat de silicium 10 dans lequel sont formées des régions de source 23 et de drain 24, une mince couche de diélectrique de grille 14 sur la région de canal et une grille 15 sur la mince couche de diélectrique de grille 14, une couche ensevelie d'un matériau diélectrique 22 s'étendant entre les régions de source et de drain et une mince couche de silicium 13 comprise entre la couche de matériau diélectrique ensevelie 22 et la couche de diélectrique de grille 14, constituant la région de canal du dispositif entre les régions de source et de drain 23, 24. La couche de matériau diélectrique ensevelie 22 peut être constituée d'une cavité remplie d'air.
Du fait de la très faible épaisseur de la mince couche de silicium 13 constituant le canal, le contact latéral des régions de source 23 et de drain 24 avec cette couche de silicium 13 est difficile à réaliser.
L'invention a donc pour objet de modifier l'architecture des jonctions du dispositif décrit ci-dessus, de façon à réaliser un contact sûr et facile à réaliser entre la mince couche de silicium constituant la canal et les régions de source et de drain.
L'invention a également pour objet un procédé pour réaliser un tel dispositif.
Le dispositif semi-conducteur selon l'invention comprend un corps de silicium dans lequel sont formées des régions de source et de drain définissant entre elles une région de canal, une mince couche de diélectrique de grille sur la région de canal et une grille sur la mince couche de diélectrique de grille, une couche ensevelie d'un matériau diélectrique et une mince couche de silicium s'étendant entre les régions de source et de drain et comprise entre la couche de matériau diélectrique ensevelie et la couche de diélectrique de grille, la mince couche de silicium ayant une aire supérieure à celle de la couche de diélectrique de grille de sorte que sa surface supérieure comporte deux zones opposées qui s'étendent au-delà de la couche de diélectrique de grille, les régions de source et de drain recouvrant respectivement chacune, au moins en partie, une desdites zones opposées.
Dans une première réalisation de l'invention, la couche de matériau diélectrique ensevelie s'étend entre les régions de source et de drain.
Dans une autre réalisation de l'invention, la couche de matériau diélectrique ensevelie s'étend sur toute la surface du corps de silicium sous les régions de source et de drain.
En outre, le dispositif peut être un dispositif de structure planaire dans laquelle les surfaces des régions de source et de drain et de la région de grille sur lesquelles sont réalisés les contacts, se trouvent dans un même plan.
En général, la couche de matériau diélectrique ensevelie a une épaisseur de 1 à 50 nm, par exemple de l'ordre de 10 nm.
Lorsque les régions de source et de drain comportent des extensions adjacentes à la mince couche de diélectrique de grille (par exemple Si02, Ta2θ5, Si3N4, A1203, etc.), la couche de matériau diélectrique ensevelie est de préférence située en dessous de ces extensions et de préférence encore adjacente à ces extensions.
La couche de matériau diélectrique ensevelie peut être constituée de tout matériau diélectrique solide ou gazeux approprié mais est de préférence une cavité remplie d'air.
La mince couche de silicium formant le canal du dispositif a en général une épaisseur de 1 à 50 nm.
Le contact avec la mince couche de silicium est obtenu par élimination des seconds espaceurs. Les zones exposées de la couche de silicium permettent alors de débuter l'épitaxie (sélective) des régions de source et de drain. La longueur de chacune des zones exposées de la mince couche de silicium est égale à l'épaisseur de chacun des seconds espaceurs, généralement < 100 nm.
L'invention concerne également un procédé de fabrication du dispositif semi-conducteur selon l'invention.
Le procédé de l'invention comprend :
(a) la formation sur une surface principale d'un corps de silicium d'une couche de germanium ou d'alliage SiGe;
(b) la formation sur la couche de germanium ou d'alliage SiGe d'une mince couche de silicium;
(c) la formation sur la mince couche de silicium d'une mince couche de diélectrique de grille;
(d) la formation sur la mince couche de diélectrique de grille d'une grille ayant une surface supérieure revêtue d'un masque dur; (e) la formation sur deux côtés opposés de la grille et du masque dur de premiers espaceurs en un premier matériau;
(f) la formation le long des premiers espaceurs de seconds espaceurs en un second matériau différent du premier matériau;
(g) la gravure, de part et d'autre des seconds espaceurs, de la mince couche de diélectrique de grille, de la mince couche de silicium, et éventuellement d'une partie de la couche de germanium ou d'alliage SiGe; (h) la gravure latérale sélective de la couche de germanium ou d'alliage SiGe pour former un tunnel;
(i) facultativement, le remplissage du tunnel avec un matériau diélectrique solide;
(j) l'élimination des seconds espaceurs pour découvrir sur la mince couche de silicium deux zones situées respectivement de part et d'autre des premiers espaceurs; et
(k) la formation de part et d'autre des premiers espaceurs de régions de source et de drain recouvrant, au moins en partie, lesdites zones.
Dans une première réalisation de l'invention, la formation des régions de source et de drain comprend l'epitaxie sélective de silicium pour former de part et d'autre des premiers espaceurs des dépôts de silicium polycristallins précurseurs des futures régions de source et de drain, et recouvrant, au moins en partie, les zones découvertes de la mince couche de silicium, l'élimination du masque dur de grille et l'implantation d'un dopant dans les dépôts de silicium polycristallin pour former les régions de source et de drain. Dans une seconde réalisation de l'invention, la formation des régions de source et de drain comprend le dépôt d'une couche épaisse de silicium polycristallin d'enrobage, la formation sur la couche épaisse de silicium polycristallin d'un masque de résine, la gravure de la couche épaisse, l'élimination du masque, le polissage mécano-chimique de la couche épaisse de silicium polycristallin jusqu'au niveau de la grille pour réaliser des parties destinées à former les futures régions de source et de drain coplanaires avec la grille et l'implantation de dopant dans ces parties restantes de la couche épaisse de silicium polycristallin pour former des régions de source et de drain recouvrant les zones découvertes de la mince couche de silicium. De préférence, le procédé de l'invention comprend avant l'étape de formation des premiers espaceurs, une étape d'implantation de dopant pour former des extensions des régions de source et de drain, et après formation des premiers espaceurs, une étape d'implantation de dopant (surdopage des régions de source et de drain).
Les alliages SiGe sont bien connus et on peut citer les alliages Si,.χGeχ où 0<x<l et les alliages Si, GeχCy où 0<x≤0,95 et 0<y<0,05.
De préférence, les alliages SiGe ont un taux relativement élevé en germanium (x>0,l ; de préférence 0,l≤x<0,3) pour une meilleure sélectivité de gravure par rapport au silicium et à Si02.
L'élimination sélective du germanium ou de l'alliage SiGe peut se faire par tout procédé connu, par exemple au moyen d'une chimie oxydante telle qu'une solution 40 ml HNOs 70% + 20 ml H202 + 5 ml HF 0,5%, ou par attaque plasma isotrope. La suite de la description se réfère aux figures annexées qui représentent respectivement :
Figure 1 - une vue en coupe schématique d'une réalisation d'un SON-MOSFET ayant des régions de source et de drain classiques;
Figure 2 - une vue en coupe schématique d'une réalisation d'un SON-MOSFET selon l'invention;
Figure 3 - une vue en coupe schématique d'une autre réalisation d'un SON-MOSFET selon l'invention;
Figures 4a à 4i - des vues schématiques en coupe des étapes principales d'un premier mode de réalisation du procédé de fabrication d'un SON-MOSFET selon l'invention;
Figures 5a à 5i - des vues schématiques en coupe des étapes principales d'un second mode de réalisation.
Bien que la description sera faite pour un transistor MOS à effet de champ selon l'invention (SON-MOSFET), elle peut s'appliquer à tout autre dispositif semi-conducteur approprié.
Sur la figure 2, on a représenté une première réalisation d'un
SON-MOSFET selon l'invention qui comprend, comme cela est classique, un corps en silicium 10 ayant une surface supérieure et des régions de source et de drain 23, 24 définissant entre elles une région de canal. Comme cela est également classique, les régions de source et de drain 23, 24 comportent des extensions 13' situées dans la région de canal. La surface supérieure du corps 10 est revêtue d'une mince couche d'un diélectrique de grille 14, par exemple Si02, et une grille 15 en silicium polycristallin est formée au-dessus de la région de canal et flanquée d'espaceurs 17, 18, par exemple en Si3N4 ou Si02. Enfin, la structure est revêtue d'un matériau d'enrobage 26 et des contacts 25 sont prévus sur les régions de source et de drain 23, 24 et la grille 15.
La structure qui vient d'être décrite est une structure MOSFET classique. Dans le cas du SON-MOSFET, une cavité remplie d'air ou une couche d'un matériau diélectrique solide approprié 22 ponte les régions de source et de drain 23, 24 en dessous de la grille 15, de manière à isoler une mince couche de silicium 13 du reste du corps de silicium 10. Cette mince couche de silicium 13 constitue le canal du transistor. La mince couche de silicium 13 a généralement une épaisseur de
1 à 50 nm.
L'épaisseur de la cavité remplie d'air ou de la couche de matériau diélectrique solide 22 est de 1 à 50 nm, de préférence de l'ordre de 10 nm.
Selon l'invention, la mince couche de silicium 13 constituant le canal a une aire supérieure à la couche de diélectrique de grille 14, de sorte que sa surface supérieure présente deux zones découvertes 13a s'étendant au-delà de la couche de diélectrique de grille 14, de part et d'autre des espaceurs 17, 18.
Selon l'invention également, les régions de source et de drain 23, 24 comportent des prolongements 23a, 24a recouvrant respectivement chacun, au moins en partie, une des deux zones découvertes 13a de la mince couche de silicium 13.
Ainsi, même avec des épaisseurs extrêmement petites de la mince couche de silicium 13, on réalise un contact fiable et suffisant entre les régions de source et de drain 23, 24 et la mince couche de silicium 13 constituant le canal, ce qui pourrait ne pas être le cas avec un simple contact latéral.
On a représenté à la figure 3 une autre réalisation d'un SON- MOSFET selon l'invention, ayant une structure planaire, c'est-à-dire que les surfaces supérieures des régions de source et de drain et de la grille sur lesquelles sont réalisés les contacts se trouvent dans un même plan.
Ce dispositif ne diffère du dispositif de la figure 2, outre la planarisation, que par le fait que la couche de matériau diélectrique ensevelie 22 s'étend sur toute la surface du corps de silicium 10, immédiatement en dessous des régions de source et de drain 23, 24.
On va maintenant décrire, en liaison avec les figures 4a à 4i, un premier mode de mise en oeuvre du procédé de l'invention pour la fabrication d'un SON-MOSFET tel que représenté à la figure 2.
Comme le montre la figure 4a, on commence par déposer successivement, par épitaxie (par exemple par dépôt chimique en phase vapeur), sur un substrat de silicium 10, une couche de germanium ou d'alliage SiGe 12, d'épaisseur généralement comprise entre 1 et 50 nm et une mince couche de silicium 13, d'épaisseur de 1 à 50 nm.
On forme ensuite de manière classique, comme le montre la figure 4b, une couche d'oxyde de grille 14 (Si02), puis sur cette couche d'oxyde de grille 14 une grille 15 en silicium polycristallin.
On peut alors éventuellement former, par implantation ionique classique, des zones faiblement dopées 13 dans la couche mince de silicium 17, zones qui serviront ultérieurement à former les extensions des régions de source et de drain.
Comme le montre la figure 4b, la surface supérieure de la grille
15 peut être protégée par un masque dur 16, par exemple une couche d'oxynitrure de silicium, comme cela est bien connu, et on forme de manière connue sur les flancs opposés de la grille 15 et du masque dur 16 des premiers espaceurs 17, 18 en Si3N4.
On forme alors, de manière classique, comme le montre la figure 4c, le long des premiers espaceurs 17, 18, des seconds espaceurs 19, 20 en Si02.
On grave alors, de chaque côté des seconds espaceurs 19, 20, comme le montre la figure 4d, par exemple au moyen d'un plasma, la couche d'oxyde de grille 14, la couche mince de silicium 13, et éventuellement une partie supérieure de la couche de Ge ou d'alUage SiGe
12.
A ce stade, on élimine sélectivement le matériau de la couche 12 pour former un tunnel 21, comme le montre la figure 4e. Bien que cela ne soit pas nécessaire, on peut combler le tunnel 21 avec un matériau diélectrique solide approprié 22.
Comme le montre la figure 4f, on élimine alors les seconds espaceurs 19, 20 et les parties sous-jacentes de la couche d'oxyde de grille 14 pour découvrir sur la surface de la mince couche de silicium 13 deux zones 13a situées de part et d'autre des premiers espaceurs 17, 18.
Comme le montre la figure 4f , on élimine la couche de matériau diélectrique 22 de part et d'autre de la couche de silicium (désoxydation dans le cas d'une couche de Si02) afin de débuter l'epitaxie des régions de source et de drain.
On procède alors classiquement, comme le montre la figure 4g, au dépôt sélectif de silicium (par exemple par croissance épitaxiale) de part et d'autre des premiers espaceurs 17, 18 de silicium polycristallin, de façon à former des dépôts de silicium polycristallin 23, 24 précurseur des futures zones de source et de drain, comportant chacune un prolongement
23a, 24a recouvrant respectivement une des zones découvertes 13a de la surface de la mince couche de silicium 13.
Après élimination du masque dur de grille 16, on procède à l'implantation de dopant dans les dépôts de silicium polycristallin 23, 24 et dans la grille 15 (figure 4h).
L'achèvement du dispositif, tel que la formation de contacts 25 et l'encapsulation éventuelle 26, s'effectue de manière tout à fait classique (figure 4i).
On a représenté, aux figures 5a à 5i, un deuxième mode de réalisation du procédé de l'invention qui permet d'obtenir un MOSFET selon l'invention à structure planaire tel que représenté à la figure 3.
Les étapes du procédé jusqu'à rélimination de la couche de Ge ou d'alliage SiGe représentées aux figures 5a à 5e, sont identiques à celles décrites en liaison avec les figures 4a à 4e, si ce n'est que le matériau constituant les premiers espaceurs 17, 18 est du Si02 et celui des seconds espaceurs 19, 20 est du Si3N4.
Après formation du tunnel 21, on réalise une couche de matériau diélectrique 22 remplissant le tunnel et recouvrant les jonctions de la surface principale du substrat où seront formées ultérieurement les régions de source et de drain (figure 5f). Comme le montre- la figure 5g, on recouvre l'ensemble de la structure d'une couche épaisse de silicium polycristallin 27, puis d'un masque de résine 28. La couche épaisse de silicium polycristallin 27 est alors gravée de manière classique au moyen du masque de résine à la dimension et la géométrie voulues.
Sur la figure 5g, on a représenté l'isolement latéral 11, afin de donner une référence pour la gravure de la couche de silicium polycristallin 27. Pour des raisons de simplification, on n'a pas représenté cette isolement 11 sur les autres figures. Après enlèvement du masque de résine 28, on procède alors à un polissage mécano-chimique classique de la couche épaisse de silicium polycristallin 27 jusqu'à enlèvement complet du masque dur de grille 16, de manière à réaliser des régions du silicium polycristallin 23, 24, destinées à former les futures régions de source et de drain ayant des prolongements 23a, 24a qui recouvrent les zones découvertes 13a de la mince couche de silicium 13. On procède alors à une implantation classique de dopants pour réaliser les régions de source et de drain et la grille.
La structure obtenue est une structure planaire, c'est-à-dire que les surfaces supérieures des régions 23, 24 et de la grille 15 sont situées dans un même plan.
Comme le montre la figure 5i, le dispositif est achevé comme précédemment par formation classique de contacts 25 et d'une encapsulation 26. Les dispositifs, en particulier les dispositifs planaires, selon l'invention, dont la structure est voisine de celle des dispositifs SOI fabriqués en utilisant un substrat de silicium sur isolant, et leurs procédés de fabrication, présentent de nombreux avantages par rapport à ces dispositifs SOI. Tout d'abord, ils ne nécessitent pas l'emploi d'un substrat SOI coûteux qui le plus souvent nécessite une étape d'amincissement de l'épaissseur du silicium.
La couche de silicium dans les procédés de l'invention étant formée par épitaxie peut avoir une épaisseur arbitrairement mince. Le procédé de l'invention permet des épaisseurs très minces de la couche de matériau diélectrique ensevelie (ou en matériau solide), de l'ordre de quelques nanomètres par rapport aux centaines de nanomètres pour les SOI conventionnels, ce qui présente un avantage du point de vue de la suppression des effets de canaux courts. On obtient un meilleur contact thermique entre le canal et le substrat, grâce à la couche de matériau diélectrique ensevelie et aussi grâce au fait que cette couche ne déborde pas de la zone de grille.
On supprime le lien entre l'épaisseur de la mince couche de silicium et la profondeur des jonctions diminuant ainsi les résistances séries.
On peut encore, grâce à la réoxydation de la face arrière de la mince couche de silicium constituant le canal (après élimination de la couche de Ge ou SiGe), obtenir un très bon état de surface canal/isolant. Enfin, on supprime les problèmes de sélectivité de la gravure de Si par rapport à Si02 qui, dans un substrat SOI conventionnel, peuvent conduire au perçage de la mince couche d'oxyde sous les régions de source et de drain.

Claims

REVENDICATIONS
1. Dispositif semi-conducteur comprenant un corps de silicium (10) dans lequel sont formées des régions de source et de drain (23, 24) définissant entre elles une région de canal, une mince couche de diélectrique de grille (14) sur la région de canal et une grille (15) sur la mince couche de diélectrique de grille, une couche ensevelie d'un matériau diélectrique (22) et une mince couche de silicium (13) s'étendant entre les régions de source et de drain et comprise entre la couche de matériau diélectrique ensevelie (22) et la couche de diélectrique de grille (14), caractérisé en ce que cette mince couche de silicium (13) a une aire supérieure à celle de la couche de diélectrique de grille ( 14) de sorte que sa surface supérieure comporte deux zones opposées (13a) qui s'étendent au- delà de la couche de diélectrique de grille (14) et en ce que les régions de source et de drain (23, 24) recouvrent respectivement chacune, au moins en partie, une desdites zones opposées (13a).
2. Dispositif selon la revendication 1, caractérisé en ce que la couche de matériau diélectrique ensevelie (22) s'étend entre les régions de source et de drain (23, 24).
3. Dispositif selon la revendication 1, caractérisé en ce que la couche de matériau diélectrique ensevelie (22) s'étend sur toute la surface du corps de silicium (10) en dessous des régions de source et de drain (23,
24).
4. Dispositif selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il a une structure planaire.
5. Dispositif selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la couche de matériau diélectrique ensevelie (22) est une cavité remplie d'air.
6. Dispositif selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la couche de matériau diélectrique ensevelie (22) est un matériau solide.
7. Dispositif selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le dispositif est un transistor.
8. Procédé de fabrication d'un dispositif selon la revendication 1, caractérisé en ce qu'il comprend : (a) la formation sur une surface principale d'un corps de silicium (10) d'une couche de germanium ou d'alliage SiGe (12);
(b) la formation sur la couche de germanium ou d'alliage SiGe
(12) d'une mince couche de silicium (13); (c) la formation sur la mince couche de silicium (13) d'une mince couche de diélectrique de grille (14);
(d) la formation sur la couche de diélectrique de grille (14) d'une grille (15) et du masque dur (16) sur la grille;
(e) la formation sur deux côtés opposés de la grille (15) et du masque dur (16) de premiers espaceurs (17, 18) en un premier matériau;
(f) la formation le long des premiers espaceurs (17, 18) de seconds espaceurs (19, 20) en un second matériau différent du premier matériau;
(g) la gravure, de part et d'autre des seconds espaceurs (19, 20) de la couche de diélectrique de grille (14), de la mince couche de silicium
(13) et éventuellement d'une partie de la couche de germanium ou alliage SiGe (12);
(h) la gravure sélective de la couche de germanium ou d'alliage SiGe (12) pour former un tunnel (21); (i) facultativement, le remplissage du tunnel (21) avec un matériau diélectrique solide (22);
(j) l'éUmination des seconds espaceurs (19, 20) pour découvrir sur la mince couche de silicium (13) deux zones (13a) situées respectivement de part et d'autre des premiers espaceurs (17, 18); et (k) la formation de part et d'autre des premiers espaceurs (17, 18) de régions de source et de drain (23, 24; 23 a, 24a) recouvrant, au moins en partie, lesdites zones (13a).
9. Procédé selon la revendication 8, caractérisé en ce que la formation des régions de source et de drain (23, 24) comprend le dépôt de silicium polycristallin par épitaxie sélective pour former de part et d'autre des premiers espaceurs (17, 18) des dépôts de silicium polycristallin précurseurs des futures régions de source et de drain et recouvrant, au moins en partie, les zones découvertes (13a) de la mince couche de silicium (13), l'élimination du masque dur de grille 16 et l'implantation de dopant dans les dépôts de silicium polycristallin pour réaliser les régions de source et de drain.
10. Procédé selon la revendication 8, caractérisé en ce que la formation des régions de source et de drain comprend le dépôt d'une couche épaisse de silicium polycristallin d'enrobage (27), la formation sur la couche épaisse de silicium polycristallin (27) d'un masque de résine
(28), la gravure de la couche épaisse de silicium polycristallin (27) au moyen du masque à la forme et à la dimension voulues, l'élimination du masque de résine (28), le polissage mécano-chimique de la couche épaisse de silicium (23) jusqu'au niveau de la grille (15) pour réaliser dans la couche épaisse de silicium polycristallin (23) des parties (23, 24) destinées à former de futures régions de source et de drain coplanaires avec la grille et l'implantation d'un dopant dans lesdites parties (23, 24) pour former les régions de source et de drain.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020142526A1 (en) * 2001-03-30 2002-10-03 International Business Machines Corporation Structures and methods to minimize plasma charging damage in silicon on insulator devices
US7078298B2 (en) * 2003-05-20 2006-07-18 Sharp Laboratories Of America, Inc. Silicon-on-nothing fabrication process
US7015147B2 (en) * 2003-07-22 2006-03-21 Sharp Laboratories Of America, Inc. Fabrication of silicon-on-nothing (SON) MOSFET fabrication using selective etching of Si1-xGex layer
US6964911B2 (en) * 2003-09-23 2005-11-15 Freescale Semiconductor, Inc. Method for forming a semiconductor device having isolation regions
FR2865850B1 (fr) 2004-02-03 2006-08-04 St Microelectronics Sa Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu
US7256077B2 (en) * 2004-05-21 2007-08-14 Freescale Semiconductor, Inc. Method for removing a semiconductor layer
JP4759967B2 (ja) * 2004-10-01 2011-08-31 セイコーエプソン株式会社 半導体装置の製造方法
JP2006156867A (ja) 2004-12-01 2006-06-15 Seiko Epson Corp 半導体基板の製造方法および半導体装置の製造方法
WO2007003220A1 (fr) * 2005-06-30 2007-01-11 Freescale Semiconductor, Inc Procédé de formation d'une structure semi-conductrice
US20070194353A1 (en) * 2005-08-31 2007-08-23 Snyder John P Metal source/drain Schottky barrier silicon-on-nothing MOSFET device and method thereof
FR2897202B1 (fr) * 2006-02-08 2008-09-12 St Microelectronics Crolles 2 Transistor mos a barriere de schottky sur film semi-conducteur entierement appauvri et procede de fabrication d'un tel transistor.
US8304301B2 (en) * 2009-11-18 2012-11-06 International Business Machines Corporation Implant free extremely thin semiconductor devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6020582A (ja) * 1983-07-14 1985-02-01 Nec Corp Ｍｉｓトランジスタ及びその製造方法
JP3484726B2 (ja) * 1992-07-16 2004-01-06 富士通株式会社 半導体装置およびその製造方法
US5405795A (en) * 1994-06-29 1995-04-11 International Business Machines Corporation Method of forming a SOI transistor having a self-aligned body contact
FR2750534B1 (fr) * 1996-06-27 1998-08-28 Commissariat Energie Atomique Transistor et procede de realisation d'un transistor a contacts et a isolation de champ auto-alignes
US5773331A (en) * 1996-12-17 1998-06-30 International Business Machines Corporation Method for making single and double gate field effect transistors with sidewall source-drain contacts

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0126160A1 *

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