FR2734403A1 - Isolement plan dans des circuits integres - Google Patents
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Abstract
La présente invention concerne un procédé de formation d'une région d'isolement (22) sur une surface (24) d'un substrat semiconducteur (10) comprenant les étapes suivantes: - former et graver une couche de masquage; - former une couche d'isolement (22) de sorte qu'une encoche (26) existe entre le bord de la couche de masquage et la surface supérieure de la couche d'isolement; - déposer une couche de remplissage (30) sur la couche de masquage et la couche d'isolement de sorte qu'elle remplisse complètement l'encoche (26); - enlever partiellement la couche de remplissage pour exposer la limite supérieure de la couche d'isolement, l'encoche (26) restant remplie d'une partie de la couche de remplissage; et - enlever partiellement la couche d'isolement par rapport à sa limite supérieure jusqu'à ce que la limite supérieure soit sensiblement coplanaire avec la surface supérieure du substrat semiconducteur.
Description
ISOLEMENT PLAN DANS DES CIRCUITS INTEGRES
La présente invention corncerne un procédé de fabri-
cation de circuits intégrés à semiconducteur, plus particuliè-
rement un procédé de formation de régions d'isolement dans un substrat semiconducteur entre des régions contenant des circuits actifs.
La figure 1 illustre un procédé bien connu de forma-
tion de régions d'isolement dans un substrat semiconducteur.
En figure 1A, un substrat semiconducteur 10, par exemple du silicium monocristallin, est recouvert d'une première couche tampon 12, par exemple une couche d'oxyde de silicium d'une épaisseur de 12 nm. Cette couche est typiquement réalisée en chauffant le substrat en présence d'oxygène sec. Une deuxième couche tampon 14 est déposée au-dessus de la première couche. Ce peut être une couche de silicium polycristallin ou amorphe d'une épaisseur de 50 nm. Une couche de masquage 16 est déposée sur la seconde couche tampon. Cette couche de masquage peut être du nitrure de silicium d'une épaisseur de 160 nm. Les couches 14 et 16 sont déposées par dépôt chimique en phase vapeur ou toute
autre technique appropriée.
En figure lB, on a enlevé par photolithogravure la couche de masquage 16 et la seconde couche tampon 14 d'une région choisie 18 qui est la région de champ. La région 20 qui reste recouverte de la couche de masquage et de la seconde couche tampon est la région active. En figure 1C, la structure est chauffée en atmosphère oxydante d'hydrogène et d'oxygène à une température de 900 à
1100 C pendant une durée contrôlée, pour faire croître une cou-
che d'isolement d'oxyde de silicium 22 servant d'oxyde de champ jusqu'à une épaisseur désirée tl, typiquement dans la plage de
500 à 600 nm.
Dans une région 23 intermédiaire entre la région active et la région de champ, l'oxyde de champ 22 pénètre sous la couche de masquage 16 et consomme une partie de la seconde couche tampon 14 pour former un "bec d'oiseau". Ce bec d'oiseau réduit la dimension effective de la région active mais ne correspond pas à une zone d'isolement acceptable. Il est d'usage
limité et souvent considéré comme un espaoe perdu.
Pendant 1 'étape d'oxydation, un oxyde natif mince se forme sur la couche de masquage 16. Cet oxyde doit être enlevé par une étape de gravure, par exemple en plongeant la plaquette dans de l'acide fluorhydrique dilué. A titre d'effet secondaire, un peu de 1 'oxyde de champ 22 est enlevé, et son épaisseur est maintenant t2. La gravure provoque l'apparition d'un creux 23a
dans la surfaoe de l'oxyde de champ.
En figure 1D, on a utilisé une attaque isotrope pour enlever la couche de masquage. Cette gravure peut être réalisée en utilisant de l'acide phosphorique pour enlever une couche de
masquage 16 en nitrure de silicium.
En figure 1E, la seconde couche tampon a été enlevée par une autre étape d'attaque isotrope pour exposer la première couche tampon 12. On peut utiliser une gravure plasma convenable
pour enlever une couche de silicium polycristallin ou amorphe.
En figure iF, la surface supérieure 24 du substrat semiconducteur 10 a été exposée en enlevant la première couche tampon 12 et, avec elle, un peu de l'oxyde de champ 22. Cette étape peut être réalisée en utilisant de l'acide fluorhydrique dilué pour enlever une première couche tampon d'oxyde de sili-
cium. La gravure peut être réalisée pendant une durée suffisam-
ment longue pour graver 30 nm d'oxyde de silicium. Ceci assure que toute la première couche tampon ou couche sacrificielle est
enlevée, mais on enlève aussi 30 nm de l'oxyde de champ.
L'oxyde de champ a alors une épaisseur t3 dont un peu moins de la moitié se trouve au-dessus de la surface supérieure 24 du substrat semiconducteur. Il y a donc une différence de hauteur de presque t3 entre la surface supérieure du substrat semiconducteur et la surface supérieure de l'oxyde de champ. Une couche sacrificielle d'oxyde de silicium est alors amenée à croître, typiquement selon une épaisseur d'environ 10 à 80 nm, sur la surface supérieure 24 du substrat semiconducteur en chauffant le substrat 10 dans un environnement sec contenant de l'oxygène et est ensuite éliminée par gravure. Ceci sert à
nettoyer la surface supérieure 24.
La figure 2 reproduit une photographie d'une coupe d'une structure obtenue selon le procédé décrit. Une large région d'oxyde de champ 22 est illustrée. L'épaisseur t3 de l'oxyde de champ peut typiquement être de 450 à 550 nm, ce qui donne une différence de hauteur d entre la région active et la région de champ d'environ 200 nm. Le creux 23a est présent dans la surface supérieure de la couche d'oxyde de champ. La position de ce creux correspond approximativement à la position d'un bord de la couche de masquage 16. Elle est typiquement séparée du raccordement entre l'oxyde de champ et la surface supérieure 24 du substrat d'une distance s d'environ 160 nm. Au point bas du
creux, l'épaisseur h de l'oxyde de champ est d'environ 160 nm.
Une région de champ 25a de largeur wf égale au minimum autorisé par le procédé (environ 700 nm) est également représentée. Elle est séparée de la première région de champ 22 par une région active de largeur minimum wa, par exemple 400 nm. La région de champ de largeur minimum 25a a une hauteur au-dessus de la surface 24 du substrat inférieure à d. Une couche 25b déposée ultérieurement a une surface 25c qui est très inégale en raison
des hauteurs des régions de champ sous-jacentes.
Des techniques d'isolement fournissant des surfaoes très planes sont nécessaires dans le cadre des procédés de fabrication de circuit intégré actuels et futurs. Les surfaces surélevées des régions d'oxyde de champ dans le procédé connu décrit ci-dessus provoquent des problèmes quant au contrôle des longueurs de grille de transistors quand oes lorngueurs de grille sont inférieures à 0,6 nm. Les procédés de fabrication actuels avec une dimension de caractéristique minimale de 0, 5 pm et le développement de procédés de dimension caractéristique minimale de 0,35 pm (la dimension caractéristique minimale étant souvent utilisée pour définir des longueurs de grille de transistors), soulèvent des problèmes provoqués par la réflexion de lumière à
partir des bords obliques de 1'oxyde de champ pendant la défi-
nition photographique des grilles de transistors.
Dans les dernières étapes du procédé, conmme le montre la figure iF, une couche d'isolement de grille, telle qu'une couche d'oxyde de silicium de 10 nm, est déposée sur la surface
supérieure 24 et sur 1 'oxyde de champ 22. Une couche conductri-
ce, par exemple du silicium polycristallin, est ensuite déposée
sur cette couche d'isolement de grille. Une étape photolitho-
graphique définit des électrodes de grille de transistors. La définition des électrodes de grille est gênée par la réflexion de lumière à partir des bords inclinés de 1 'oxyde de champ. Ceci peut amener l'électrode de grille finale à être plus courte qu'on ne le souhaite, étant donné que la lumière réfléchie peut agir pour exposer les bords du produit photosensible sous les parties opaques du masque. L'effet varie avec la distance par rapport à la région intermédiaire 23. Les lorngueurs de grille produites peuvent varier de Jusqu'à 0,1 pm. Ceci représente une variation intolérable pour des longueurs de grille inférieures
ou égales à 0,5 pm. Pour pallier ce problème, les masques uti-
lisés définissent des longueurs de grille de 0,1 pm de plus que nécessaire, oe qui signifie que les grilles des transistors éloignés des régions de champ auront des longueurs plus grandes que nécessaire et l'on ne peut atteindre les caractéristiques
souhaitées de vitesse et de courant limite.
Les variations de longueur de grille de transistor conduisent également à des variations de plusieurs paramètres importants du transistor, tels que le courant de saturation à l'état passant, le courant de fuite à l'état bloqué et la tenue
en tension du canal.
La différence de hauteur entre les régions actives et de champ peut provoquer des effets de défocalisation dans l'une
des régions en raison de la profondeur de champ limitée de 1'é-
tape photographique et aux problèmes de recouvrement de marche
dans les couches conductrices déposées ultérieurement.
Pendant la formation des transistors dans le substrat semiconducteur, on forme des espaceurs sur 1 ' électrode de grille. La différence de hauteur entre les régions actives et de champ peut provoquer la formation d'espaceurs parasites sur les
bords inclinés de l'oxyde de champ ce qui provoque ultérieure-
ment des problèmes avec les lignes d'interconnexion qui courent sur les régions d'oxyde de champ pour relier les unes aux autres
diverses régions actives.
Des couches déposées ultérieurement, telles que des couches d'interconnexion en silicium polycristallin ou en métal et des couches photosensibles à chaque étape de masquage, sont
plus minces aux endroits o elles recouvrent la région intermé-
diaire 23, par suite de difficultés de recouvrement de marche.
Pour toutes ces raisons, on souhaite pouvoir fabriquer un substrat semiconducteur muni de régions d'isolement de champ qui sont coplanaires avec la surface supérieure du substrat
semiconducteur.
On connait plusieurs techniques pour réaliser une région d'isolement de champ qui est relativement coplanaire avec
la surface supérieure du substrat semiconducteur.
On connaît un procédé dit de "double oxydation de champ" dans lequel les régions de champ 18 et actives 20 sont définies de la façon illustrée en figures 1A et lB. Une première étape d'oxydation prend plaoe de façon similaire à ce qui est représenté en figure 1C. Cette première couche d'oxyde est alors complètement éliminée par gravure, laissant la région de champ avec une surface semiconductrioe exposée à une profondeur d'environ tl en-dessous de la surface supérieure 24 du substrat
semiconducteur. Une seconde étape d'oxydation est alors réali-
sée. Si un second oxyde d'épaisseur tl est formé, la surface supérieure de cet oxyde sera sensiblement coplanaire avec la
surface supérieure 24 du substrat semiconducteur.
Ce procédé entraine une extension de la région de bec
d'oiseau. Etant donné que deux étapes d'oxydation sont réali-
sées, le bec a deux fois la longueur du bec formé dans les pro-
cédés utilisant une seule étape d'oxydation. Ce procédé néces-
site en outre un grand nombre d'étapes. La durée de traitement
est augmentée par la nécessité de prévoir deux étapes d'oxyda-
tion de 5 ou 6 heures chacune. Un grand bec d'oiseau est formé,
ce qui réduit la planéité obtenue.
Le problème de la surface surélevée de l'oxyde de champ peut également être traité en introduisant une étape de contre-gravure ou de polissage après la formation de l'oxyde de
champ 22.
Les figures 3A à 3C représentent une séquence d'étapes illustrant la technique de contre-gravure. Les caractéristiques communes à celles déjà illustrées en figure 1 sont désignées par
de mêmes références.
En figure 3A, un oxyde de champ 22 est formé jusqu'à une épaisseur tl dans la région de champ 18, selon le procédé des figures 1A à lC. Une encoche 26 est présente entre le bord de la couche de masquage 16 et la surface supérieure de l'oxyde de champ 22. Dans la région de cette encoche, l'épaisseur de
l'oxyde de champ est réduite, là o le bec d'oiseau commence.
Une étape de gravure sélective est alors utilisée pour enlever une partie de l'oxyde de champ de sa surface supérieure jusqu'à ce que oette surface supérieure soit seulement légèrement plus
haute que la surface supérieure 24 du substrat semiconducteur.
La figure 3B représente l'oxyde gravé pour avoir une
épaisseur t4. Toutefois, cette étape de gravure provoque la for-
mation d'un espace 28 sous la couche de masquage de la seconde couche tampon, et une partie du substrat semiconducteur 10 est exposée. En figure 3C, les couches 16 et 14 ont été enlevées par gravure sélective. La première couche tampon 12 a également été enlevée, pour exposer la surface supérieure 24 du substrat semiconducteur 10. Certaines ou toutes ces étapes ont également pour effet de réduire 1 'épaisseur de l'oxyde de champ. A la fin du processus, la surface supérieure de l'oxyde de champ est à une hauteur d au-dessus de la surfaoe supérieure du substrat
semiconducteur 10.
La figure 4 reproduit une photographie d'une coupe d'une structure obtenue par ce procédé. L'épaisseur totale t4 de l'oxyde de champ est typiquement de 300 à 400 nm. La différence de hauteur d entre la région active et la région de champ est d'environ 100 nm. L'espace 28 est présent. Il a une forme plus extrême que le creux 25 décrit précédemment. Ceci est provoqué par 1' étape de gravure appliquée à l'oxyde de champ qui agit plus longtemps sur les parties exposées de l'oxyde de champ que sur les parties recouvertes de la couche de masquage 16 ou de la
seconde couche tampon 14. Dans le schéma, l'espace est repré-
senté canomme n'exposant pas un bord de la région active, mais une couche mince 28a d'oxyde de champ reste en place. Ceci est toutefois difficile à contrôler et les bords de la région active sont souvent exposes. Au point le plus bas de la surface d'oxyde de champ, dans cet espace, l'épaisseur h de l'oxyde de champ est d'environ 80 nm. Ce point le plus bas est séparé du bord de la
région active d'une distance s d'environ 0,15 à 0,20 pim, typi-
quement 0,16 pim. A nouveau, on a représenté une région de champ 25a de largeur wf égale à la largeur minimale autorisée par le procédé. Cette région de champ a une hauteur au-dessus de la surface du substrat 24 inférieure à d. Une couche 25b déposée
ultérieurement a une surface supérieure 25c. Cette surface supé-
rieure est plus plane que celle obtenue par le procédé précé-
dent, illustré en figure 2, car la région de champ 22 est plus
coplanaire avec la surface 24 du substrat.
L'espace 28 et la partie mince ou manquante 28a d'oxyde de champ qui résultent de l'utilisation de ce procédé de
contre-gravure provoquent des problèmes électriques inaccep-
tables. Ceci peut provoquer un site défectueux au niveau du bord de la région active. Ceci provoque également des défauts dans un oxyde de grille formé ultérieurement et permet la création de
trajets de fuite de courant dans le circuit final.
Un autre procédé similaire implique de former un oxyde de champ cornmme en figure 3A puis de soumettre la structure à une étape de polissage mécano-chimique pour planéifier l'oxyde de
champ avec la région active, et enlever les couches barrières.
Une telle étape de polissage mécano-chimique doit être
contrôlée pour s'arrêter sur la surface 24 du substrat semi-
conducteur, ce qui est difficile dans le cas d'un substrat de silicium car le silicium du substrat 10 sera poli plus vite que l'oxyde de champ 22. En outre, l'introduction d'une étape de polissage dans un procédé de fabrication prend du temps et est complexe.
Dans l'un ou l'autre de ces deux procédés, des espa-
ceurs peuvent être formés sur la couche de masquage 16 et séparer la formation d'oxyde de champ des couches de masquage et tampon et cela réduit la lorngueur du bec d'oiseau sous la couche de masquage 16. Ceci n'a pas d'effet sur la plarnéité de la
structure.
Les figures 5A à 5D illustrent cette variante du procédé. En figure 5A, après la définition de la région de champ 18 et de la région active 20, une couche 30 de matériau d'espaceur, par exemple du nitrure de silicium, est déposée sur la surface de la structure. Cette couche est ensuite gravée pour
laisser en place un espaceur 32 tel qu'illustré en figure 5B.
La région de champ est alors oxydée (figure 5C) pour former un oxyde de champ 22 d'épaisseur tl, typiquement 500 à 600 nm. Etant donné que le bec d'oiseau formé lors de oette étape d'oxydation pénètre sous l'espaoeur 32 ainsi que sous la couche de masquage 16, la longueur du bec d'oiseau sous la
couche de masquage est réduite de la largeur de 1 'espaceur 32.
Canme cela est réprésenté en figure 5D, l'oxyde de champ 22 et l'espace 32 peuvent être gravés pour améliorer la planéité mais le problème de l'espace 28 demeure. L'épaisseur restante t4 de cet isolement de champ fait encore notablement
saillie au-dessus de la surfaoe supérieure 24 du substrat semi-
conducteur. On onnait d'autres techniques qui visent à améliorer la planéité de la région d'isolement sans éliminer ou réduire la longueur du bec d'oiseau. Par exemple, on peut graver une cavité dans la surface du semiconducteur, cette cavité étant ensuite
remplie d'un matériau d'isolement déposé. Ce matériau d'isole-
ment déposé est alors gravé et poli pour être coplanaire avec la surface supérieure du semiconducteur. Il s'agit toutefois d'un procédé complexe et le matériau d'isolement déposé (couramment de l'oxyde de silicium) est souvent de relativement mauvaise
qualité, contient des impuretés, et a une mauvaise tenue diélec-
trique.
Dans les techniques de fabrication de composants semi-
conducteurs actuelles et futures, le contrôle de la longueur des électrodes de grille de transistor est plus important que les
économies d'espace qui pourraient être réalisées par une réduc-
tion de longueur du bec d'oiseau.
La présente invention ne concerne en conséquence pas
la réduction de dimension du bec d'oiseau mais prévoit un pro-
cédé simple de production d'une région d'isolement coplanaire
sans introduire les défauts de 1' art antérieur.
L'objet de la présente invention est de prévoir, dans un dispositif semiconducteur, un procédé simple de formation de régions d'isolement de champ dont la surface supérieure est sensiblement coplanaire avec la surface supérieure du substrat semiconducteur, tout en évitant une exposition des bords des
régions actives.
Plus particulièrement, la présente invention prévoit un procédé de formation d'une région d'isolement sur une surface supérieure d'un substrat semiconducteur comprenant les étapes suivantes:
a) former une couche de masquage sur la surface supé-
rieure du substrat semiconducteur; b) définir une région active et une région de champ
en gravant la couche de masquage, la région active étant recou-
verte de la couche de masquage; c) former une couche d'isolement ayant des limites supérieure et inférieure sur la région de champ de sorte que les limites inférieures de la couche d'isolement se trouvent sous la surfaoe supérieure du substrat semiconducteur et qu'une encoche existe entre le bord de la couche de masquage et la surface supérieure de la couche d'isolement; d) enlever partiellement la couche d'isolement par
rapport à sa limite supérieure Jusqu'à ce que la limite supé-
rieure soit sensiblement coplanaire avec la surface supérieure du substrat semiconducteur; e) enlever la couche de masquage; ce procédé comprenant en outre, entre les étapes c) et d), les étapes suivantes: f) déposer une couche de remplissage sur la couche tampon et la couche d'isolement de sorte qu'elle remplisse complètement 1' encoche; et 1l g) exposer partiellement la couche de remplissage pour exposer la limite supérieure de la couche d'isolement, l'encoche
restant remplie d'une partie de la couche de remplissage.
Selon un mode de réalisation de la présente invention, une première couche tampon est formée sur la surface supérieure du substrat semiconducteur sous la couche de masquage et la région active et la région d'isolement sont définies en gravant
la couche de masquage.
Selon un mode de réalisation de la présente invention,
une autre couche tampon est formée sur le substrat semiconduc-
teur et la première couche tampon.
Selon un mode de réalisation de la présente invention, la partie de la couche de remplissage remplissant l'encoche est enlevée en même temps que l'enlèvement partiel de la couche
d'isolement.
Selon un mode de réalisation de la présente invention, la partie de la couche de remplissage remplissant l'encoche est
enlevée en même temps que la couche de masquage.
Selon un mode de réalisation de la présente invention, le substrat semiconducteur est constitué de silicium, la couche de masquage de nitrure de silicium, la couche d'isolement d'oxyde de silicium et la couche de remplissage de nitrure de silicium. Selon un mode de réalisation de la présente invention, la première couche tampon est en oxyde de silicium et l'autre
couche tampon en silicium polycristallin ou en silicium amorphe.
Un mode de réalisation particulier de la présente invention va être décrit, uniquement à titre d'exemple, en faisant référence aux dessins joints parmi lesquels: les figure lA à iF sont des vues en coupe illustrant des étapes successives d'un procédé connu de formation d'une région d'isolement de champ dans un substrat semiconducteur; la figure 2 représente une coupe d'une structure obtenue selon le procédé de la figure 1; les figures 3A à 3C sont des vues en coupe illustrant des étapes suocessives d'un autre procédé connu de formation de région d'isolement de champ dans un substrat semiconducteur; la figure 4 représente une coupe d'une structure obtenue selon le procédé de la figure 3; les figures 5A à 5D sont des vues en coupe illustrant des étapes successives d'une variante du procédé de la figure 3; les figures 6A à 6G sont des vues en coupe illustrant des étapes sucoessives d'un procédé de formation d'une région d'isolement de champ sensiblement coplanaire avec la surface du substrat semiconducteur, selon la présente invention; et
la figure 7 représente une coupe d'une structure obte-
nue par le procédé selon 1' invention.
Selon l'invention, il est prévu un procédé de forma-
tion de régions d'isolement de champ dans des dispositifs semiconducteurs dont les surfaces supérieures sont sensiblement
coplanaires avec la surface supérieure du substrat semiconduc-
teur et qui ne présentent pas de lacune dans l'isolement au
niveau des bords des régions actives.
Les figures 6A à 6G illustrent des étapes du procédé selon l'invention. En figure 6A, il est prévu un substrat semiconducteur 10 comportant une région active 20 revêtue d'une première couche tampon 12, d'une seconde couche tampon 14 et d'une couche de masquage 16 et une couche d'isolement de champ 22 d'épaisseur tl dans une région de champ 18. Une encoche 26
est présente entre la couche de masquage 16 et la surface supé-
rieure de la couche d'oxyde de champ 22. Ceci est obtenu par tout procédé connu. Typiquement, le substrat semiconducteur est
en silicium, la première couche tampon 12 et la couche d'isole-
ment de champ 22 en oxyde de silicium, la seconde couche tampon 14 en silicium polycristallin, et la couche de masquage 16 en
nitrure de silicium. Pendant la formation de la couche d'isole-
ment de champ, une couche d'oxyde natif se forme sur la couche de masquage. Cette couche est éliminée, comanne cela a été indiqué
ci-dessus, en plongeant la structure dans de l'acide fluorhy-
drique ou analogue.
En figure 6B, une couche de remplissage 34 est fornmée sur la surface de la structure. Cette couche doit être suffisam- ment épaisse pour remplir l 'encoche 26. Elle doit pouvoir être gravée avec un point de fin de gravure facile à détecter. Elle peut typiquement être en oxyde de silicium, nitrure de silicium ou silicium polycristallin. Actuellement, une couche de nitrure
de silicium d'une épaisseur de 160 nm apparait comme appropriée.
Une couche de remplissage en nitrure de silicium peut être formée par dépôt chimique en phase vapeur en utilisant un mélange de dichlorosilane (SiH2C12) et d'ammoniac (NH3) à 750 C. La couche de remplissage 34 ainsi formée peut alors être gravée de façon anisotrope, par exemple en utilisant un plasma de tétrafluorure de carbone (CF4), de trichlorométhane (CHF3) et d'hexafluorure de soufre (SF6). Le point de fin de gravure peut être détecté par une variation observée en spectroscopie optique
du plasma, quand la gravure atteint la couche d'oxyde de champ.
La figure 6C représente la structure après cette étape de gravure. La couche de remplissage est enlevée de toute la surface de la structure sauf de l'encoche 26. Ici, une petite partie restante 36 ("un espaceur de protection de champ") reste en place. Une étape de gravure est alors réalisée pour graver sélectivement le matériau de la couche d'isolement. Cette étape de gravure peut être une étape de gravure isotrope utilisant de 1 'acide fluorhydrique dilué pour enlever 100 à 200 nm d'oxyde de champ.
La figure 6D représente le résultat d'une telle gra-
vure. L'espaceur de protection de champ 36 peut être enlevé ou non par cette étape de gravure selon le matériau utilisé pour
former l'espaceur. La gravure est réalisée de sorte que la cou-
che d'isolement a une épaisseur t5 choisie pour que la surface supérieure de la région d'isolement soit sensiblement plane mais légèrement plus haute que la surface supérieure du substrat
semiconducteur 10.
Les figures 6E, 6F et 6G représentent des étapes ultérieures du procédé au cours desquelles la couche de masquage 16, la seconde couche tampon 14 et la première couche tampon 12 sont ensuite enlevées par des étapes de gravure appropriées, telles qu'exposées précédemment. Comme cela est représenté en figure 6G, la surface supérieure 24 du substrat semiconducteur est exposée et une région d'isolement de champ 22 est produite qui n'expose pas le bord du substrat semiconducteur dans la région active. La région d'isolement de champ a une surface supérieure qui est plus haute que la surface supérieure d'une région active d'une quantité t6 qui est notablement plus faible que 1 'épaisseur d précédemment obtenue.
La région d'isolement 22 qui reste en place a une sec-
tion caractéristique. Celle-ci est illustrée à titre d'exemple en figure 7 qui correspond à une photographie au microscope
électronique d'une structure obtenue selon 1' invention. L'épais-
seur totale d'oxyde de champ tf peut typiquement être de 300 à 400 nm. La différence de hauteur t6 entre la région active et la
région de champ est d'environ 100 nm. Ceci constitue un compro-
mis entre une coplanarité de l'oxyde de champ et de la surface 24 du semiconducteur et une protection du bord du substrat semiconducteur. Un creux 40 apparait dans la surface supérieure de la couche d'oxyde de champ. Ceci est lié au fait que la gravure de l'oxyde de champ est plus prononcée au bord de 1'espaceur de protection de champ 36, l'oxyde de champ 22 étant légèrement plus mince à cet endroit (figure 6C). La position de ce creux correspond sensiblement à la position d'un bord de 1' espaceur de protection de champ 36. Le point le plus profond de ce creux est séparé du bord le plus voisin de la région active d'une distance p d'environ 0,25 à 0,35 pm, typiquement 0,27 pm, notablement
plus élevée que la séparation s obtenue avec les procédés anté- rieurs. Au point le plus bas de ce creux, 1 'épaisseur h de l'oxyde de
champ est d'environ 180 nu, notablement plus que ce
que l'on obtient avec les procédés antérieurs.
A nouveau, une région de champ 25a de largeur wf égale
à la largeur minimale autorisée par le procédé est illustrée.
Cette région de champ a une hauteur au-dessus de la surface 24
non supérieure à t6.
La distance p est la longueur apparente de bec d'oi-
seau et est typiquement de 0,25 à 0,30 pm.
Dans un procédé de dimension minimale caractéristique de 0,5 pm, la région de champ de largeur minimum 25a aura une
largeur wf inférieure à 1,0 pm, par exemple 0,7 pm.
La largeur de champ minimale wf est égale à la largeur de champ dessinée (la dimension d'un intervalle formé dans la couche de masquage avant l'oxydation destinée à former l'oxyde de champ) étendue par une longueur de bec d'oiseau des deux côtés. Toutefois, dans ce cas, la largeur de champ minimale wf, moins deux longueurs apparentes de bec d'oiseau de 0,3 pm, correspond à une largeur de champ dessinée de 0,1 pm. Ceci ne serait pas possible à réaliser dans un procédé dont la dimension caractéristique dessinée minimale est de 0,35 à 0,5 pm, étant donné qu'une définition de caractéristique de masque inférieure
à la dimension caractéristique minimale n'est pas possible.
En outre, dans la structure de la figure 7, la profondeur de l'oxyde de champ sous la surface semicoxnductrice 24 dans la partie de largeur minimum 25a est de plus de 60 % de
la profondeur de l'oxyde de champ sous la surface semiconduc-
trice dans la région d'oxyde de champ large 22.
Ceci ne serait pas possible avec un oxyde de champ dessiné très étroit, en raison de l'effet d'amincissement de l'oxyde. Cet effet amène des régions étroites d'oxyde de champ à être plus minces que des régions larges, pour des conditions
d'oxydation données. L'effet commence avec des largeurs dessi-
nées inférieures à 0,7 pm et serait très sévère pour une largeur dessinée de 0,1 pm. Cet effet est expliqué, par exemple, dans
"Solid State Technology", novembre 1994, pages 70-71.
La forme décrite ci-dessus des régions de champ 25a, 22 est caractéristique d'une structure obtenue par le procédé selon l'invention. On peut déduire de la largeur wf et de la dimension caractéristique minimale de la technologie considérée, que la lorngueur apparente p du bec d'oiseau n'est pas la lon- gueur réelle du bec d'oiseau et que les espaceurs de protection
de champ selon 1' invention ont été utilisés.
Des régions de champ de largeur minimum plus profondes et plus étroites 25a peuvent être obtenues selon l'invention
sans risquer d'exposer des bords de la région active.
Une région 25b déposée ultérieurement a une surface supérieure 25c. Cette surface supérieure est bien plus plane que dans le cas des procédés antérieurs tels que ceux illustrés en
figures 2 et 4.
L'oxyde de champ 22 est sensiblement coplanaire avec la surface semiconductrice et on évite les problèmes de l'art
antérieur concernant des réflexions lumineuses et l'amincisse-
ment de couches ultérieures à la limite entre les régions de
champ et active.
Bien que 1' invention ait été décrite en relation avec des modes de réalisation particuliers, de nombreuses variantes
apparaîtront à l'homme de l'art. Une seule couche tampon pour-
rait être utilisée au lieu de deux; les couches tampon peuvent être composées de tous matériaux appropriés. Par un choix judicieux du matériau de la couche de masquage, on peut éviter
la nécessité d'une couche tampon.
La technique peut également être adaptée à être utilisée avec des régions d'isolement déposées, l'avantage de l'invention étant de permettre la planarisation d'une couche d'isolement sans exposer un bord du substrat semiconducteur sous-jacent qui provoquerait des défauts dans les dispositifs
formés ultérieurement.
Claims (8)
1. Procédé de formation d'une région d'isolement (22) sur une surfaoe supérieure (24) d'un substrat semiconducteur (10) comprenant les étapes suivantes: a) former une couche de masquage (16) sur la surface supérieure du substrat semiconducteur; b) définir une région active (20) et une région de champ (18) en gravant la couche de masquage, la région active étant recouverte de la couche de masquage (16); c) former une couche d'isolement (22) ayant des limites supérieure et inférieure sur la région de champ de sorte que les limites inférieures de la couche d'isolement se trouvent sous la surfaoe supérieure du substrat semiconducteur et qu'une encoche (26) existe entre le bord de la couche de masquage et la surface supérieure de la couche d'isolement; d) enlever partiellement la couche d'isolement par
rapport à sa limite supérieure jusqu'à ce que la limite supé-
rieure soit sensiblement coplanaire avec la surface supérieure du substrat semiconducteur; e) enlever la couche de masquage; caractérisé en oe que oe procédé comprend en outre, entre les étapes c) et d), les étapes suivantes:
f) déposer une couche de remplissage (30) sur la cou-
che de masquage et la couche d'isolement de façon à remplir complètement l'encoche (26); et g) enlever partiellement la couche de remplissage pour exposer la limite supérieure de la couche d'isolement, l'encoche
(26) restant remplie d'une partie de la couche de remplissage.
2. Procédé selon la revendication 1, dans lequel une première couche tampon (12) est formée sur la surface supérieure du substrat semiconducteur sous la couche de masquage et dans lequel la région active et la région d'isolement sont définies
en gravant la couche de masquage.
3. Procédé selon la revendication 2, dans lequel une
autre couche tampon (14) est formée sur le substrat semiconduc-
teur (10) et la première couche tampon (12).
4. Procédé selon la revendication 1, dans lequel la partie (36) de la couche de remplissage (34) remplissant 1'en- coche (26) est enlevée en mnême temps que 1' enlèvement partiel de
la couche d'isolement.
5. Procédé selon la revendication 1, dans lequel la partie de la couche de remplissage remplissant l'encoche est
enlevée en même temps que la couche de masquage.
6. Procédé selon la revendication 1, dans lequel le substrat semiconducteur est constitué de silicium, la couche de masquage de nitrure de silicium, la couche d'isolement d'oxyde
de silicium et la couche de remplissage de nitrure de silicium.
7. Procédé selon la revendication 3, dans lequel la première couche tampon est en oxyde de silicium et l'autre
couche tampon en silicium polycristallin.
8. Procédé selon la revendication 3, dans lequel la première couche tampon est en oxyde de silicium et l'autre
couche tampon en silicium amorphe.
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5118641A (en) * | 1990-09-13 | 1992-06-02 | Micron Technology, Inc. | Methods for reducing encroachment of the field oxide into the active area on a silicon integrated circuit |
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|---|---|---|---|---|
| JPS61226942A (ja) * | 1985-04-01 | 1986-10-08 | Matsushita Electronics Corp | 半導体集積回路の素子間分離方法 |
| NL8501720A (nl) * | 1985-06-14 | 1987-01-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker. |
| JPH01220467A (ja) * | 1988-02-29 | 1989-09-04 | Nec Corp | 半導体集積回路装置 |
| US5372951A (en) * | 1993-10-01 | 1994-12-13 | Advanced Micro Devices, Inc. | Method of making a semiconductor having selectively enhanced field oxide areas |
| US5374585A (en) * | 1994-05-09 | 1994-12-20 | Motorola, Inc. | Process for forming field isolation |
| US5554560A (en) * | 1994-09-30 | 1996-09-10 | United Microelectronics Corporation | Method for forming a planar field oxide (fox) on substrates for integrated circuit |
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-
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-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5118641A (en) * | 1990-09-13 | 1992-06-02 | Micron Technology, Inc. | Methods for reducing encroachment of the field oxide into the active area on a silicon integrated circuit |
Non-Patent Citations (3)
| Title |
|---|
| P.A. VAN DER PLAS ET AL.: "FIELD ISOLATION PROCESS FOR SUBMICRON CMOS", 1987 SYMPOSIUM ON VLSI TECHNOLOGY DIGEST OF TECHNICAL PAPERS MAY 18-21 1987, NEW-YORK, pages 19 - 20 * |
| S.S. KIM ET AL.: "HIGH-PRESSURE AND HIGH-TEMPERATURE FURNACE OXIDATION FOR ADVANCED POLY-BUFFERED LOCOS", SOLID STATE TECHNOLOGY, vol. 37, no. 11, WASHINGTON US, pages 67 - 72 * |
| W.S. YANG ET AL.: "BIRD'S BEAK CONTROLLED POLY BUFFERED LOCOS ISOLATION (BPBL) TECHNOLOGY FOR 256MB DRAM", EXTENDED ABSTRACTS OF THE 1993 INTERNATIONAL CONFERENCE ON SOLID STATE DEVICES AND MATERIALS 29-08/1-09 1993, TOKYO JA, pages 892 - 894 * |
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