FR2510819A1 - Procede de fabrication d'un composant misfet et composant misfet ainsi produit - Google Patents

Procede de fabrication d'un composant misfet et composant misfet ainsi produit Download PDF

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Abstract

L'INVENTION CONCERNE UN PROCEDE DE FABRICATION D'UN TRANSISTOR A EFFET DE CHAMP DU TYPE MISFET. CE PROCEDE SERT A PRODUIRE UN TRANSISTOR MISFET COMPORTANT UNE ELECTRODE DE GRILLE 19 FORMEE A LA BASE D'UNE RAINURE 7. LA RAINURE 7 EST POURVUE DE PAROIS LATERALES PENTUES (PAR EXEMPLE PAR DECAPAGE A L'AIDE D'UN FAISCEAU IONIQUE OU BIEN EN UTILISANT UN DECAPANT AGISSANT EN FONCTION DE L'ORIENTATION) ET DES CONTACTS DE GRILLE 19, DE SOURCE 15 ET DE DRAIN 17 SONT FORMES PAR DEPOT SIMULTANE D'UNE MATIERE CONDUCTRICE (PAR EXEMPLE UN METAL EVAPORE A PARTIR D'UNE SOURCE PONCTUELLE). LA FORTE PENTE DES PAROIS LATERALES DE LA RAINURE ASSURE UNE SEPARATION DE LA MATIERE CONDUCTRICE, EN ISOLANT L'ELECTRODE DE GRILLE 19 DE LA MATIERE CONDUCTRICE RESTANTE FORMANT LES CONTACTS DE SOURCE ET DE DRAIN 15, 17. ON PEUT PRODUIRE UN TRANSISTOR MISFET EN UTILISANT UN DECAPANT CONSTITUE PAR UNE SOLUTION AQUEUSE D'ETY-D'ETHYLENEDIAMINE-PYROCATECHOL CATALYSEE PAR DIAZINE ET EN EXPOSANT LA FACE, CORRESPONDANT AU PLAN CRISTALLIN 110 (DU SILICIUM), AU DECAPANT POUR FORMER LA RAINURE 7. APPLICATION AU DOMAINE DES COMPOSANTS ELECTRONIQUES.

Description

La présente invention concerne un procédé de fabrication d'un composant
MISFET ainsi qu'un composant MISFET fabriqué par ce procédé, le symbole MISFET étant l'abréviation en langue anglaise de l'expression suivante " transistor à effet de champ du type métal-isolant-semi- conducteur ", et elle a trait plus particulièrement à un composant MISFET dans lequel la grille est placée dans une rainure entre les régions de source et de drain du substrat semiconducteur. Des transistors à effet de champ MISFET du type à grille rainurée présentent généralement une meilleure
tension de percement source-drain et une plus petite modula-
tion de longueur de canal que les transistors MISFET de type classique dans lesquels les régions de source, de drain et de grille sont coplanaires Du fait des courtes longueurs de canal qui peuvent être obtenues ou des fonctionnements rapides en résultant, les transistors MISFET du type à grille rainurée sont susceptibles de trouver de larges applications dans les circuits MOSLSI à grande vitesse et
à haute intégration.
Un transistor MISFET du type à grille rainurée a été décrit dans le document " Japanese Journal of Applied
Physics ", volume 16 ( 1977) supplément 16-1, pages 179 -183.
Comme cela est décrit dans ce document, les contacts de grille, de source et de drain du transistor MISFET sont produits dans un processus comportant deux étapes de dépôt
de poly-silicium et une étape de dépôt final d'aluminium.
Dans cette technique, la grille en poly-silicium de la région rainurée est formée sans utilisation d'un photomasque Elle fait intervenir une substance photosensible déposée sur le poly-silicium recouvrant la surface rainurée, o elle a une
épaisseur environ égale au double de ce qui existe autrement.
Lorsque la couche photosensible est enlevée par un plasma d'oxygène, de la substance photosensible est laissée dans la région de grille rainurée En conséquence lorsque la seconde
couche de poly-silicium est décapée, la substance photo-
sensible restante sert à masquer le poly-silicium placé en dessous et ce dernier constitue ensuite les électrodes de
grille du transistor MISFET.
L'obligation de donner une épaisseur substan-.
tielle à la seconde couche de poly-silicium impose une
limite pratique à la largeur de rainure et limite par consé-
quent la longueur minimale de canal de grille qu'il est possible d'obtenir par cette technique En outre la rainure est substantiellement remplie de poly-silicium et il en
résulte nécessairement la création d'une capacité indésira-
ble, qui s'établit entre la grille en poly-silicium et les
contacts adjacents de source et de drain en poly-silicium.
Il en résulte une limitation de la vitesse de fonctionne-
ment et par conséquent de la réponse de fréquence du transis-
tor MISFET.
La présente invention a pour but de fournir un autre procédé plus simple de fabrication d'un transistor
MISFET, tout en remédiant aux limitations mentionnées ci-
dessus. Conformément à la présente invention, il est prévu un procédé de fabrication d'un composant MISFET, qui comprend les étapes suivantes: établir un substrat formé d'une matière semiconductrice monocristalline;
former une région excessivement dopée de matière semi-
conductrice pour constituer des régions de source et de drain du composant MISFET; former, entre et dans une zone immédiatement adjacente aux
régions de source et de drain, une rainure à parois pen-
tues s'étendant en profondeur au moins jusqu'à l'interface
entre la matière excesivement dopée et le substrat sous-
jacent; former une couche isolante sur les surfaces de la rainure et sur la matière excessivement dopée, des fenêtres étant ménagées dans la couche isolante pour exposer les régions de source et de drain de la matière excessivement dopée;
déposer une matière conductrice de façon à recouvrir simul-
tanément les régions exposées de source et de drain et la base de la rainure, à l'exclusion des parois latérales pentues de la rainure; et q O recuire l'ensemble pour consolider les jonctions de contact entre la matière conductrice et la matière
excessivement dopée.
La matière conductrice est de préférence métallique, en étant constituée d'un métal ou d'un
siliciure métallique.
De cette manière, il est par conséquent possible d'obtenir un transistor MISFET à grille rainurée comportant des contacts métalliques et une grille métallique, avec des profondeurs de jonctions de source et de drain inférieures
ou égales à zéro.
De préférence la matière conductrice est un métal et elle est déposée par évaporation à partir d'une
source ponctuelle.
La rainure à parois pentues peut être formée par un décapage en voie humide, en utilisant un décapant qui est fonction de l'orientation Dans ce cas le substrat en matière semiconductrice est pourvu d'une orientation
cristalline appropriée.
En variante, la rainure à parois pentues peut être formée par décapage ou fraisage à l'aide d'un faisceau ionique. D'autres avantages et caractéristiques de l'invention seront mis en évidence dans la suite de la
description, donnée à titre d'exemple non limitatif, en
référence aux dessins annexés dans lesquels la fig 1 est une vue en plan d'un composant MISFET à
grille rainurée, fabriqué par le procédé conforme à l'in-
vention, la fig 2 est une vue en coupe de ce composant MISFET, suivant le plan X-X de la fig 1,
les fig 3 (a) à 3 (d) montrent différentes étapes de produc-
tion du composant MISFET représenté sur les figures pré-
cédentes, et les fig 4 et 5 sont respectivement une vue en perspective et une vue en plan de la rainure en U du composant MISFET de la fig 1, cette rainure étant formée en utilisant un
décapant fonction de l'orientation (ODE).
Le transistor à effet de champ du type métal-
isolant semiconducteur, désigné par le symbole MISFET, représenté sur les figures 1 et 2 comprend un substrat 1
constitué d'une matière semiconductrice telle que du sili-
cium de type-p, sur laquelle ont été formées deux régions de silicium de type-n+ excessivement dopé, une région de source 3 et une région de drain 5 Une rainure à parois
pentues 7 a été formée entre, et dans une zone immédiate-
ment adjacente à ces deux régions 3 et 5 et elle s'étend en profondeur en dessous de l'interface entre la matière excessivement dopée ( les régions 3 et 5) et le silicium de type-p sous-jacent ( substrat 1) Une mince couche isolante d'oxyde 9 recouvre les parois de base et latérales de la rainure ainsi que la surface supérieure des régions de source et de drain Des fenêtres de contact 11 et 13, ménagées dans la couche isolante, permettent un contact entre les régions de source et de drain 3 et 5 et des électrodes métalliques supérieures correspondantes formées en fait d'aluminium -, ces électrodes étant désignées respectivement par 15 et 17 Une électrode de grille 19, également formée d'aluminium, est placée à la base de la rainure 7 La distance entre l'interface source substrat et la base de l'électrode de grille, ainsi que la distance entre l'interface drain substrat et la base de l'électrode de grille, sont égales et ont une valeur finie et cette profondeur de jonction x; est, par convention, de signe négatif Comme indiqué, la surface inférieure de l'électrode
de grille 19 est située en dessous de l'interface n±p.
Le recouvrement de la grille par les régions de source et de drain peut être réalisé avec une valeur faible et il en résulte que le couplage capacitif entre l'électrode de grille 19 et les électrodes de source et de drain 15 et 17
est faible et négligeable.
On a donné dans la suite des dimensions typiques de ce transistor MISFET: Régions de source et de drain 0,5 p de profondeur Largeur de grille (longueur de canal) -0,5 j ou moins
Profondeur de jonction (xj) -_ 0,1 y.
Pour former ce transistor MISFET, il est prévu un substrat 1 en silicium monocristallin de type-p, dont la face supérieure est alignée parallèlement au plan cristallin ( 110) Une couche de matière de type-n+ excessivement dopée 3-5 est ensuite formée sur la surface du substrat 1 de type-p par des techniques classiques de diffusion ou d'implantation, la zone de recouvrement étant définie par un procédé photolithographique ( fig 3 (a)) En variante, cette couche 3-5 pourrait être formée par grossissement épitaxial sur la surface de substrat Une couche d'oxyde 23 est ensuite formée par grossissement sur la surface de ce substrat et une fenêtre 25 de région de grille est définie en faisant intervenir une définition photolithographique standard Les lisières latérales opposées de cette fenêtre sont alignées de manière à être situées dans les plans
cristallins ( 111) ( figure 3 (b)).
On utilise ensuite un décapant constitué par une solution aqueuse d'éthylènediamine-pyrocatachol catalysée par diazine ( cf J Electrochem, volume 126, numéro 8, pages 1406-1414) pour former une rainure en dessous de cette fenêtre Une polarisation électrique est exercée au travers de l'interface en silicium n±p de manière que le décapage de la rainure se déroule jusqu'à ce que la rainure 7 s'étende en profondeur jusqu'à l'interface de silicium de n±p et ensuite l'opération s'arrête automatiquement
( " IEEE Electron Devices EDL 2 " n 2 ( 1981) page 44).
Cela permet la formation d'une rainure d'une profondeur bien définie, dont la base est en prédominance parallèle à la face plane ( 110), dont les côtés sont fortement pentus, en ayant en fait une inclinaison presque verticale, et en étant tous deux parallèles à un des plans cristallins ( 111), ( figure 3 (c)) La polarisation est ensuite supprimée et on laisse le décapage se poursuivre pendant une courte période contr 8 ôlée de manière à atteindre une profondeur de jonction xj ayant la valeur nécessaire En variante on pourrait utiliser dans cette étape un décapant à action lente pour contrôler la profondeur avec une très grande precision. On a représenté sur les fig 4 et 5 la structure détaillée de cette rainure ( cf également"IEEE Transactions
on Electron Devices ", volume ED-27, N O 5 ( 1980) pages 907-
914) Aux extrémités de la rainure, la structure de paroi extrême est complexe En utilisant des lisières extrêmes de fenêtre qui sont placées dans le plan ( 110) et dans le plan orthogonal à celui-ci ainsi que dans le plan < 111), on
obtient une structure dépouillée et complexe à ces extré-
mités Dans chaque cas la paroi extrême est définie par deux plans ( 111) dont l'un est vertical et l'autre en pente, et incliné par rapport à la face plane d'un angle d'environ O Un arrêt de canal 21 est défini par une technique photolithographique classique ce processus pouvant constituer dans l'implantation d'une matière de type p
excessivement dopée, comme indiqué, ou pouvant faire inter-
venir une couche épaisse d'oxyde Le substrat structuré 1 est ensuite chauffé dans une atmosphère oxydante et une couche d'oxyde isolant 9 est formée par grossissement sur les parois de la rainure 7 et sur la surface de la matière de type ne qui a maintenant été divisée par la rainure en deux régions 3 et 5, à savoir les régions de source et de
drain du transistor MISFET.
Des fenêtres 11, 13 sont maintenant définies photolithographiquement dans la couche d'oxyde de manière à exposer les régions de source et de drain 3 et 5 de la matière de type n+ ( figure 3 (d)) Un métal constitué par de l'aluminium est ensuite déposé sur la surface supérieure de l'oxyde restant 9, sur les surfaces exposées des régions
de source et de drain 3 et 5 et sur la base de la rainure 7.
En faisant évaporer le métal à partir d'une source ponc-
tuelle on évite un recouvrement des parois latérales de la rainure et, en partie du fait de la forte pente desdites parois, une partie substantielle du métal déposé est par conséquent automatiquement délimitée pour définir les contacts de source et de drain 15 et 17 et l'électrode de grille 19 Il est à noter que la structure à paroi extrême plane et inclinée permet d'établir une continuité entre le
25108 1 9
métal existant à la base de la rainure 7 et le métal déposé sur la face plane L'opération restante de métallisation
superficielle est ensuite effectuée photolithographiquement.
Le transistor MISFET ainsi réalisé est ensuite soumis à un recuit pour consolider le contact de jonction entre le métal
et le silicium de type n+ ( figures 1 et 2).
La rainure à parois pentues 7 peut être produite en utilisant d'autres décapants en voie humide par exemple de l'hydroxyde de potassium ( App Phys Lett 26, 4, pages 195-8) ou bien par d'autres techniques, par exemple par un décapage par des ions réactifs ou bien par un fraisage
par un faisceau ionique Pour faire en sorte que l'électro-
de de grille possède une continuité de contact, une surface en forme de rampe est ensuite établie à une extrémité de la rainure 7 Cette surface en forme de rampe peut être produite en déposant une matière appropriée, telle qu'un polyimide, un oxyde, du quartz projeté par bombardement
électronique ou bien du verre fondu.

Claims (4)

REVENDICATIONS
1 Procédé de fabrication d'un composant MISFET, comprenant les étapes suivantes: établir un substrat ( 1) constitué d'une matière semiconductrice monocristalline, former une région excessivement dopée de matière semiconduc- trice pour constituer des régions de source et de drain ( 3, 5) du composant MISFET; former entre et dans une zone immédiatement adjacente aux régions de source et de drain ( 3, 5) une rainure ( 7) s'étendant en profondeur au moins jusqu'à l'interface entre la matière excessivement dopée ( 3, 5) et la matière de substrat sousjacent ( 1); former une couche isolante ( 9) sur les surfaces de la rainure ( 7) et sur la matière excessivement dopée ( 3, 5), des fenêtres ( 11, 13) étant ménagées dans la couche isolante ( 9) pour exposer les régions de source et de drain ( 3, 5) de la
matière excessivement dopée; déposer une matière conduc-
trice ( 19) pour recouvrir la base de la rainure; déposer une matière conductrice ( 15, 17) pour recouvrir les régions de source et de drain exposées ( 3, 5); et effectuer un recuit pour consolider les jonctions de contact entre la matière conductrice ( 15, 17) et la matière excessivement dopée ( 3, 5); procédé caractérisé en ce que, lors de la formation de la rainure ( 7), une rainure à parois pentues ( 7) est définie et en ce que, lors du dépôt de la matière conductrice ( 15, 17, 19), les régions exposées de source et
de drain ( 3, 5) et la base de la rainure ( 7) sont recouver-
tes simultanément, et à l'exclusion des parois latérales
pentues de la rainure ( 7).
2 Procédé selon la revendication 1, caractérisé en ce que la rainure à parois pentues ( 7) est formée par
décapage, en utilisant un décapant fonction de l'orienta-
tion pour définir les parois latérales pentues de la rainure ( 7). 3 Procédé selon la revendication 2, caractérisé en ce que le substrat ( 1) et les régions dopées ( 3, 5) sont formés d'une matière semiconductrice telle que du silicium,
en ce que le décapant est une solution aqueuse d'éthylène-
diamine-pyrocatechol catalysée par diazine, et en ce que la rainure à parois pentues ( 7) est formée par exposition d'une face, correspondant au plan cristallin ( 110), de la matière dopée ( 3, 5) au décapant au travers d'une fenêtre ( 25) ménagée dans un masque ( 23), dont les bords sont habillés avec des plans cristallins ( 111). 4 Procédé selon la revendication 3, caractérisé en ce qu'une polarisation électrique est exercée au travers de l'interface de silicium dopé pour arrêter l'action de décapage lorsque la rainure ( 7) s'étend en profondeur
jusqu'à l'interface.
Procédé selon la revendication 4, caractérisé en ce que la polarisation est supprimée une fois que l'action de décapage s'est arrêtée et le décapage est
poursuivi pendant une période de temps contrôlée.
6 Procédé selon la revendication 4, caractérisé en ce que, une fois que l'action de décapage a été arrêtée, le décapant à base de pyrocatechol est remplacé par un
décapant à action lente et le décapage est repris.
7 Procédé selon l'une quelconque des revendica-
tions 1 à 6, caractérisé en ce que la matière conductrice ( 15, 17, 19) est un métal et est déposée par évaporation
à partir d'une source ponctuelle.
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