JPS5831579A - Ｍｉｓｆｅｔの製法及び該製法によるｍｉｓｆｅｔ - Google Patents

Ｍｉｓｆｅｔの製法及び該製法によるｍｉｓｆｅｔ

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JPS5831579A
JPS5831579A JP57132931A JP13293182A JPS5831579A JP S5831579 A JPS5831579 A JP S5831579A JP 57132931 A JP57132931 A JP 57132931A JP 13293182 A JP13293182 A JP 13293182A JP S5831579 A JPS5831579 A JP S5831579A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＭＩＳＦＥＴの製法並びに＃製法で製造された
ＭＩＳＦＥＴ、特に半導体基板のソース及びドレイン間
の溝内にデートが備えられているタイプのＭＩＳＦＥＴ
、に係る。
ゲートが溝内に配置されているタイプのＭＩＳＦＥＴは
ソース、ドレイン及びダートチャンネル領域が同一平面
上にある従来型のＭＩＳＦＥＴに比べて通常より良好な
ソース−ドレイン降服電圧を示しチャンネル長さ変藺が
より小さい。チャンネルの長さを短縮することができ、
その結果動作速度が増大するという理由から、溝内Ｐ−
）ｌＩＭＩ８ＦＥＴは高速高集積度のＭＯＢ形ＬＳＩに
広く利用されるものと思われる。
”　Ｊａｐａｎｅｓ＠　Ｊｏｕｒｎａｌ　　ｏｆ　　Ａ
ｐｐｌｉｅｄ　　Ｐｈｙｓｉｃｍ　　″第１６巻（１９
７７年）、別置１６−１ｐｐ１７９−１８３に溝内ゲー
）！！ＭＩ８ＦＥＴの一例が開示されている。このＭＩ
ＳＦＥＴはゲート、ソース及びドレインのコンタクトが
ポリシリコンを付着する２つの段階とアルンニウムを付
着する最終段階とから成るプロセスによって製造される
。この技術によれば、溝領域内のポリシリコンゲートは
フオ）ｗスフを使用せずに形成される。即ち該ゲートは
溝が形成されている表面を被覆するポリシリコンのくぼ
み内に充填されたフォトレジストの存在に依存して形成
される。該フォトレジストの前記くぼみにおける厚みは
他部分の約２倍であり、フォトレジスト層が酸素プラズ
マによ〕除去される時溝内ゲート領域のフォトレジスト
は残される。
その結果ポリシリコンから成る縞２層のエツチング時に
前記の残留フォトレジストが鋏ポリシリコン層を被覆す
る１スクとして機能する丸め該ポリシリコンによりＭＩ
８）ＦＩＴの２−ト電極が構成されるのである。
しかしながら第２ｄｅリシリコン層に実質的なくぼみを
形成する必要性から溝の幅が事実上限定され、その結果
この技術によって実現される最小デートチャンネル長さ
も限定されてしまう。更に。
しくないキャノｔシタンスがゲートポリシリコンと隣接
ソース及びドレイン承りシリコンとの間の接点で不可避
的に発生する。その結果動作速度が制限され、従ってＭ
Ｉｓｐｇ’ｒの周波数応答も制限されることになる。
本発明の目的はより簡単な新規の製法を提供し。
それによって前述の欠点を改良することにある。
本発明によればＭＩ　８ＦＥＴの製法は以下の段階から
成っている。
一単結晶半導体基板を形成する段階。
−Ｍ　Ｉ　８　Ｆ　ｇ　Ｔにソース及びドレイン領域を
与えるべく半導体の過剰ドーゾ領域を形成する段階。
一少くとも過剰ドーゾ材料及びその下の基板材料間のイ
ンタフェースまで到達する深さと急勾配Ｉｉｌ壁とを有
する溝をソース及びドレイン領域間にこれら内領域と隣
接するよう形成する段階、成し、過剰ドープ材料のソー
ス及びドレイン領域を露出させるべく該絶縁層に窓を形
成する段階。
↓ 一擲の急勾配側壁を除いて、露出ソース及びドレイン領
域と溝底面とを全て同時に被覆すべく導体を付着する段
階。
一導体及び過剰ドープ材料間の接触接合を強化すべく全
体をアニールする段階。
前記導体は金属又は金属ケイ化物など金属性材料である
のが好ましい。
このような導体を使用すれば金属性コンタクトと金属性
ゲートとを有しソース及びドレインの接合深さがくＯで
ある溝内Ｐ−）ｍＭＩ８ＦＥＴが実現され得る。
好ましくは、導体が金属であり点源からの蒸発により蒸
着されるとよい。
急勾配のＷを有する癖は配向依存性（０ｒ１ｅｎｔａ−
ｔｌｏｎ　ｄ＠ｐ＠ｎｄａｎｈ　）エッチ液を用いてウ
ェットエツチングによｐ形成し得る。
この場合の半導体基板は適切な結晶配列を有している。
これに代えて、イオンビームエツチング又はイーリング
により前記の溝を形成することも可能である。
以下添付図面に基づき具体例を挙げて本発明をよｐ詳細
に説明する。但し本発明はこれら具体例に限定されるも
のではない。
第１図及び第２図に示されている溝内デート型ＭＩＢＦ
ＥＴｔｉＰ形シリコン半導体基板１を有しておシ、該基
板上には過剰ドープｎ４形シリコンから成る２つの領域
即ちソース領域３とドレイン領域５とが形成されている
。これら両領域３及び５間には急勾配の壁を有する＄７
がこれら領域と隣接すべく形成されており、該溝は底面
が過剰ドープ材料（区域３及び５）とその下のＰ形シリ
コン材料（基板１）との間のインタフェースよ〉下に位
置するような深さを有している。溝の底面及び側壁とソ
ース及びドレイン領域の上表面とは酸化物絶緻薄層９で
被覆されており、鍍絶縁層に接触ｍ１ｌｌ及び１３が形
成されている丸めソース及びドレイン領域３及び５とそ
の上の対応金属電極−実１１にはアル建エクム金属電極
−１５及び１７とが夫々互Ｋｍ触し得る・ ゲート電極１９−十は９アルずニウム製で６９゜溝７の
底面に配置されている。ソース及び基板間のイ／り７エ
ースがら２−ト電極底面までの距離並びにドレイン及び
基板間のインタフェースからデート電極底面まで０距離
は互に等しくその値は有限である・この接合欅さく　Ｊ
ｕｎａｔｉｏｎ　ｄ＠ｐｔｈ　）　ｘＪは通常負の記号
で表わされる。
図から明らかなように、？−）電極１９の下面は？−ｐ
インタフェースより下に位置している。
該デートとソース及びドレイン領域とのオーバーラツプ
は小さくてよく、このようにすればデート電極１９とソ
ース及びドレイン電極１５及び１７との間の容量結合が
極めて小さくなる。
ｔＪＩＭ１１３Ｆ’ＢＴの典型的寸法は次の通り。
ソース及びドレイン領域の深さ；〜０，５μ２−トー（
チャンネルの長さ）；〜０．５ｓ以下 接合、深さくｘｊ）　　　　　　　　〜０．１μ（以下
余白） 前述のＭ１８ＦＥＴｋ製造するには、上面が（１１０）
結晶向と平行なｐ形単結晶シリコン基板１を用意し１次
いで従来の拡散又は打ち込み技術によシ＃ｐ形基板１０
表面に過剰ドープｎ形材料層３−５を形成する。仁の場
合被覆面積は写真平版技術によ勤規定される（第３図（
ａ））、別の方法として、該層３−５を基板六面上にエ
ピタキシャル成長させてもよい０次いで該基板表面全体
に渡って酸化物２３を成長させ、デーＦ領域窓２５を標
準的写真平版法によｐ規定する。該層の対向境界は（１
１，１）結晶面上に配置される（第３ｍ１）。
次に、ジアジンの触媒作用で得られ九エチレンジアミン
ービロカテプール水溶液をエッチ液として使用しく　”
Ｊ、　Ｅｌｓ＊ｔｒｏａｈ＠ｍ、、’　１１２６巻、Ａ
ｍ。
ｐｐ、１４０＠−１４１４参Ｍ）前記の窓下方に岬を形
成する・＃Ｉ７の深さがｎ　−ｐシリコンインタフェー
スまで到達した時点で動作が自動的に停止するようエラ
テン〆を実施すべく電気バイアス會ｎ−ｐシリコンイン
ク７エースに印加する−　（”Ｉ独侶Ｅｌ＠ｃｔｒｏｎ
　　Ｄｅｖｉｃｅｓ　　ｉＤＬ　　２．−４２　　（１
９８１Ｍμ）。
ｐ、４４参照）、その結果、正確に規定された深さを有
し、底面が（１１０）平面に＃１は平行しておシ、側壁
が＃１は−直に近い１急な勾配を示し双方共（１１１）
結晶面０１″：）６ｃ平行している擲が形成されゐ　（
第３図（Ｃ１）。
次に前記バイアスを除去し、接合Ｉ＠さｘｊが所望の値
に達するまで時間を制御しながら短時間エツチングを続
行する。別の方法として、この段階で緩慢エッチ液を使
用し、深さを極めて微細に制御して４よい。
このようＫして形成基れ丸溝の構造を第４図及び第５図
に詳細に示した（ＩＥｉｉｌＣＴｒａｎａａｅｔｌｏｎ
ｉｏｎ　Ｅｌ＠ａｔｒｏｎ　Ｄｅｖｉ＠ｅｓ　、”　Ｖ
ＯＬ、ＦＪ）　−２７、Ａ　５（１９１１０年）、ｐｐ
、　９０７−９１４も参照Ｏこと）、該溝先端のエンド
ウオールは複雑な構造を有している。
（１１０）面上と該層及び（１１１）ｌｊｉｉｃ）直交
面上とに位置する窓先端境界を使用すゐと前記の溝先端
部がアンＩ−カツシされ複雑な構造が得られる・エンド
ウオール社いずれの場合も２つの（１１１）面、即ち一
方が垂直であシ他方が平面に対し約３デ傾斜する斜面、
によ１規定される。
チャンネルストップ２１は従来の写真平版技術によって
規定され１図の如く過剰ドープｐ形材料を打ち込ん疋４
のでもよいし、又鉱酸化物の厚層で構成されていてもよ
い、このようにして構造を与えられ大基板ｌを次に酸化
雰囲気内で加熱し。
溝７の蝋と該層によ如２つの領域３及び５即ちＭＩＳＦ
ＥＴのソース及びドレインに分割されたｎ形材料の表面
上とに絶縁酸化物層９を成長させる。
次いで写真平版技術により、ｎ形材料から成るノース及
びドレイン領域３及び５を露出させ為丸めの窓１１及び
１ｓを規定しく第３図ｔａ＋　）　ｓその後＊＊酸化膜
９の上面と、ソース及び「レイン領域３及び５０露出面
と、＃１ｍ？底面とにアルミエラ五金属を付着する。こ
の場合咳金属を点源より蒸発させれば、溝のｌｌｌ壁は
その勾配が急斜していることもあって被ａｌされずＫす
み、従って蒸着金属の大部分はノース及びドレインコン
タクト１５及び１７とゲート電極１９とｔ−規定する輪
郭を自動的に示す、壽７のエンドウオールが傾斜平面構
造を有しているため該溝底面の金属と表子面上に付着し
丸金属とは互に連続することＫＷ意されたい。
次に、残）の金属処理すべき構面０翰郭を写真平版法で
規定する。このようにして形成されたＭＩＳＦＥＴをア
ニールし、金属−ｎ　形シリコン間の接合コンタクトを
強化する（第１図及び第２図）。
急勾配のＩｌ！會有する＄７は水酸化カリウムなど別の
ウェットエッチ＊１＊用するか（人ｐｐ、　Ｐｈｙａ　
。

Claims (7)

    【特許請求の範囲】
  1. （１）単結晶半導体基板ｔ−珍成する段階とＭＩ８ＦＥ
    Ｔのソース及びドレイン領域を構成すべく半導体の過剰
    ドープ領域を形成する段階と、深さが少くとも前記過剰
    ドープ材料及びその下の基板材料間のインク７エースま
    で到達する１ｓｔ−ソース及びドレイン領域間にこれら
    内領域と隣接するよう形成する段階と、前記溝の表面上
    と過剰ドープ材料上とに絶縁層を形成し、過剰ドープ材
    料から成るソース及びドレイン領域を露出させるぺ〈鍍
    絶縁層に窓を形成する段階と、溝底面を被覆すべく導体
    を付着する段階と、露出ソース及びドレイン領域を被覆
    すべく導体を付着する段階と、導体及び過剰ドープ材料
    間の接触接合を強化すべくアニールする段階とから成り
    、前記の溝が急勾配の壁を有するよう規定されることと
    、導体付着時には露出ソース及びドレイ／領域並びに溝
    底面が同時に被覆され、溝の急勾配の側壁は被覆されな
    いこと〜特徴とするＭＩｌｉ！ＦＷＴの製法。
  2. （２）急勾配壁を有する溝が配向依存性エッチ液を使用
    し、＃急勾配の側壁を規定すべくエツチングによ）形成
    されることを特徴とする特許請求の範囲第１項に記載の
    製法。
  3. （３）基板及びドープ領域がシリコン半導体で構成され
    、エッチ液がジアジンを触謀とするエチレンシア（ンー
    ピロカテコル水溶液であり、急勾配の壁を有する溝がマ
    スクの窓を介して被ドープシリコン材料の（１１Ｇ）結
    晶平面品接触させることによ多形成され、該飾の縁が（
    １１１）結晶面上に配置されることを特徴とする特許請
    求Ｏｍ囲纂２項に記載の製法。
  4. （４）溝の深さが被ドーゾシリコンインタフェースに到
    達した時点でエツチング動作を停止させるべく該インタ
    フェースに電気、１イアスを印加することを特徴とする
    特許請求の範囲第３項に記載の製法。
  5. （５）エツチング動作が停止したらノ々イアスを除去し
    、制御時限だけエツチングを続行することを特徴とする
    特許請求０ｍ１８Ｍ４項に記載の製法。
  6. （６）エツチング動作が停止したらピロヵテコルエッチ
    液を緩慢エッチ液に代えてエツチングを続行することを
    特徴とする特許請求の範囲第４項に記載の製法。
  7. （７）　　導体が金属であり１点源よシ蒸脅させること
    によって付着することを特徴とする特許請求の範囲第１
    項乃至第６項のいずれかに記載の製法。
JP57132931A 1981-07-31 1982-07-29 Ｍｉｓｆｅｔの製法及び該製法によるｍｉｓｆｅｔ Pending JPS5831579A (ja)

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