JPH0370127A - 自己整合拡散接合を有する構造の製造方法 - Google Patents
自己整合拡散接合を有する構造の製造方法Info
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- JPH0370127A JPH0370127A JP2190905A JP19090590A JPH0370127A JP H0370127 A JPH0370127 A JP H0370127A JP 2190905 A JP2190905 A JP 2190905A JP 19090590 A JP19090590 A JP 19090590A JP H0370127 A JPH0370127 A JP H0370127A
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- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般的に半導体構造に関する。ざらに詳しく
は、自己整合拡散接合を有する半導体構造の製造方法に
関する。
は、自己整合拡散接合を有する半導体構造の製造方法に
関する。
（従来の技術）
「ドレーン基板キャパシタンスを小ざくした新型の０Ｍ
Ｏ３構造」という題のＩＥＥＥ 丁ｒａｎｓ−ａｃｔｉ
ｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ （
１９８９年３月号、３６巻、Ｎｏ、３．５９８ページ）
の記事で、サガラ他は、０ＭＯ８構造と製造法について
述べている。この構造を製造するには、埋設されドーピ
ングされたポリシリコン・フィルムから、シリコン基板
のメサ内に不純物を横に拡散することにより、接合が形
成される。この方法は、スペーサ技法を採用していない
。リソグラフィ・パラメータを維持することが必要なホ
トリソグラフィ・エツチングおよび拡故により、全体の
接合領域が定義されるために、本方法は測定精度が相対
的にＩＩＪ限される。
Ｏ３構造」という題のＩＥＥＥ 丁ｒａｎｓ−ａｃｔｉ
ｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ （
１９８９年３月号、３６巻、Ｎｏ、３．５９８ページ）
の記事で、サガラ他は、０ＭＯ８構造と製造法について
述べている。この構造を製造するには、埋設されドーピ
ングされたポリシリコン・フィルムから、シリコン基板
のメサ内に不純物を横に拡散することにより、接合が形
成される。この方法は、スペーサ技法を採用していない
。リソグラフィ・パラメータを維持することが必要なホ
トリソグラフィ・エツチングおよび拡故により、全体の
接合領域が定義されるために、本方法は測定精度が相対
的にＩＩＪ限される。
１９８６年２月１１日にｏｈに付与された「ポリシリコ
ン・トランス７７層からのドーピング技法」という名称
の米国特許第４，５６９，７０１号は、トレンチ分離技
法によるメモリ・セルまたはトレンチ・コンデンサ型の
メモリ・セルでは、トレンチ側壁を制御可能にドーピン
グすることが必要であると教示している。開示された技
法は、トレンチの底面、側壁およびトレンチを囲む上面
を等厚に（ＣＯｎｆＯｒｍａｌ ＞コーティングするた
めの、ポリシリコンのトランスファ層の付着を含む。不
純物はトレンチの底面と、上面周辺でポリシリコン内に
注入される。不純物は加熱により側壁全体に拡散され、
さらに基板内に拡散される。
ン・トランス７７層からのドーピング技法」という名称
の米国特許第４，５６９，７０１号は、トレンチ分離技
法によるメモリ・セルまたはトレンチ・コンデンサ型の
メモリ・セルでは、トレンチ側壁を制御可能にドーピン
グすることが必要であると教示している。開示された技
法は、トレンチの底面、側壁およびトレンチを囲む上面
を等厚に（ＣＯｎｆＯｒｍａｌ ＞コーティングするた
めの、ポリシリコンのトランスファ層の付着を含む。不
純物はトレンチの底面と、上面周辺でポリシリコン内に
注入される。不純物は加熱により側壁全体に拡散され、
さらに基板内に拡散される。
１９８０年６月２４日、ｌ−１ｏ他に付与された「反応
性イオン・エツチングを利用した、狭い寸法を有する拡
散の形成方法」という名称の米国特許第４．２０９，３
５０号もまた、本発明に関する。
性イオン・エツチングを利用した、狭い寸法を有する拡
散の形成方法」という名称の米国特許第４．２０９，３
５０号もまた、本発明に関する。
サブマイクロメータの寸法を有する拡散は、実質的に水
平面および垂直面を有する絶縁体領域の形成と、望まし
いドーピング剤濃度を持つ層を形成することにより、シ
リコン体内に形成される。層の水平に付着された部分の
みを除去するために、前記層は反応性イオン・エツチン
グされる。その後、ドーピング剤は加熱によりシリコン
体内に拡散される。
平面および垂直面を有する絶縁体領域の形成と、望まし
いドーピング剤濃度を持つ層を形成することにより、シ
リコン体内に形成される。層の水平に付着された部分の
みを除去するために、前記層は反応性イオン・エツチン
グされる。その後、ドーピング剤は加熱によりシリコン
体内に拡散される。
（発明の概要〉
従って、本発明の目的は速度を増した半導体デバイスを
可能にする、自己整合拡散接合を有する半導体構造を製
造するための方法を提供することである。
可能にする、自己整合拡散接合を有する半導体構造を製
造するための方法を提供することである。
本発明の他の目的は、接合領域が精度よく制御できる自
己整合拡散接合を有した半導体構造を製造する方法を提
供することである。
己整合拡散接合を有した半導体構造を製造する方法を提
供することである。
本発明の更に他の目的は、測定精度を高め、サブマイク
ロメータの寸法を可能にする自己整合拡散接合を有する
半導体構造を製造するための方法を提供することである
。
ロメータの寸法を可能にする自己整合拡散接合を有する
半導体構造を製造するための方法を提供することである
。
本発明の更に他の目的は、水平半導体層を貫通する集積
接点（ｉｎｔｅｇｒａｔｅｄ ｃｏｎｔａｃｔｓ） ）
を含む自己整合拡散接合を有する半導体構造を製造する
ための方法を提供することである。
接点（ｉｎｔｅｇｒａｔｅｄ ｃｏｎｔａｃｔｓ） ）
を含む自己整合拡散接合を有する半導体構造を製造する
ための方法を提供することである。
本弁明の更に他の目的は、活動中のデバイス領域内で、
モノシリコン上のポリシリコンのエツチングを必要とし
ない自己整合拡散接合を有する半導体構造を製造するた
めの方法を提供することである。
モノシリコン上のポリシリコンのエツチングを必要とし
ない自己整合拡散接合を有する半導体構造を製造するた
めの方法を提供することである。
上記および他の目的と利点は、半導体基板を設け、第１
誘電層をその上に形成することを部分的に含む、１つの
実施例により、本発明内で実現される。ドーピングされ
た半導体層は第１誘電層上に形成され、第２誘電層がド
ーピングされた半導体層上に形成される。その後、半導
体基板まで延びる、非ホトリソグラフィ的に定義された
デバイスの開口部がエツチングされ、ドーピングされた
半導体層の露出端に隣接したデバイス開口部内に、ドー
ピングされない半導体スペーサが形成される。
誘電層をその上に形成することを部分的に含む、１つの
実施例により、本発明内で実現される。ドーピングされ
た半導体層は第１誘電層上に形成され、第２誘電層がド
ーピングされた半導体層上に形成される。その後、半導
体基板まで延びる、非ホトリソグラフィ的に定義された
デバイスの開口部がエツチングされ、ドーピングされた
半導体層の露出端に隣接したデバイス開口部内に、ドー
ピングされない半導体スペーサが形成される。
その後、ドーピング剤がドーピングされない半導体スペ
ーサを貫通して、ドーピングされた半導体層から拡散さ
れ、半導体基板内に接合を形成する。
ーサを貫通して、ドーピングされた半導体層から拡散さ
れ、半導体基板内に接合を形成する。
接合を形成するこの方法は、ドーピングされた水平な半
導体層を貫通する集積接点を設ける。
導体層を貫通する集積接点を設ける。
（実施例）
第１図ないし第１６図はさまざまな処理段階中の、本発
明を具体化する半導体構造の部分拡大断面図を示す。第
１図では、半導体基板１０が設けられる。本実施例にお
いては、半導体基板１０は単結晶シリコンにより構成さ
れ、その中に埋設された層（図示されない）を含んでも
よい。その後、半導体基板１０上に第１誘電胴１２が形
成される。
明を具体化する半導体構造の部分拡大断面図を示す。第
１図では、半導体基板１０が設けられる。本実施例にお
いては、半導体基板１０は単結晶シリコンにより構成さ
れ、その中に埋設された層（図示されない）を含んでも
よい。その後、半導体基板１０上に第１誘電胴１２が形
成される。
第１誘電層１２は単結晶シリコン基板１０とを熱酸化す
ることにより形成される第１酸化物１４および第１酸化
物層１４上に形成された第１窒化物層１６を含む。第１
窒化物層１６は本実施例ではＣＶＤにより形成される。
ることにより形成される第１酸化物１４および第１酸化
物層１４上に形成された第１窒化物層１６を含む。第１
窒化物層１６は本実施例ではＣＶＤにより形成される。
ポリシリコン層１８が第１窒化物層１６上に形成される
。ポリシリコン層１８はＣＶＤにより形成され、本実施
例ではその形成時にはドーピングされないが、従来よく
知られている方法により形成中にドーピングされてもよ
い。ただし、本実施例では、ポリシリコン層１８は従来
よく知られている方法により、その形成後にドーピング
される。ポリシリコン層１８の形成後、その上に第２誘
電層２０が形成される。
。ポリシリコン層１８はＣＶＤにより形成され、本実施
例ではその形成時にはドーピングされないが、従来よく
知られている方法により形成中にドーピングされてもよ
い。ただし、本実施例では、ポリシリコン層１８は従来
よく知られている方法により、その形成後にドーピング
される。ポリシリコン層１８の形成後、その上に第２誘
電層２０が形成される。
第２誘電層２０は、第１図に示されるように、第２窒化
物＠２２と第２酸化物層２４により構成されてもよいし
、第２図に示されるように、第２酸化物層２４のみによ
り構成されてもよい。第２窒化物層２２と第２酸化物層
２４はいずれも従来よく知られている方法で形成される
。第２誘電層２０の形成に続き、マスク（図示されない
）が第２酸化物層２４上に形成され、反応性イオン・エ
ツチングを用いて第２誘電層２０を貫通し、ドーピング
されたポリシリコン層１８まで延びるデバイス開口部２
６を形成する。
物＠２２と第２酸化物層２４により構成されてもよいし
、第２図に示されるように、第２酸化物層２４のみによ
り構成されてもよい。第２窒化物層２２と第２酸化物層
２４はいずれも従来よく知られている方法で形成される
。第２誘電層２０の形成に続き、マスク（図示されない
）が第２酸化物層２４上に形成され、反応性イオン・エ
ツチングを用いて第２誘電層２０を貫通し、ドーピング
されたポリシリコン層１８まで延びるデバイス開口部２
６を形成する。
第３図は、半導体構造上の等厚の窒化物層２８の形成を
示す。等厚の窒化物層２８は、ＣＶＤ。
示す。等厚の窒化物層２８は、ＣＶＤ。
ＰＥＣＶＤまたは従来よく知られている他の多くの窒化
物形成法のいずれかにより形成すればよい。
物形成法のいずれかにより形成すればよい。
図に示されるように、等厚の窒化物層２８はデバイス開
口部２６の側壁および底面に沿って形成される。第４図
は、等厚の窒化物層２８からの窒化物スペーサ３０の形
成を示す。重要な点は、デバイス開口部２６の側壁に沿
って形成した窒化物スペーサ３０を除き、等厚の窒化物
Ｍ２Ｂが完全に除去されることである。窒化物スペーサ
３０は等厚の窒化物層２８の反応性イオン・エツチング
により形成される。さらに、窒化物スペーサ３０は目的
とする用途により異なった厚みに付着できるように可変
である。
口部２６の側壁および底面に沿って形成される。第４図
は、等厚の窒化物層２８からの窒化物スペーサ３０の形
成を示す。重要な点は、デバイス開口部２６の側壁に沿
って形成した窒化物スペーサ３０を除き、等厚の窒化物
Ｍ２Ｂが完全に除去されることである。窒化物スペーサ
３０は等厚の窒化物層２８の反応性イオン・エツチング
により形成される。さらに、窒化物スペーサ３０は目的
とする用途により異なった厚みに付着できるように可変
である。
第５図では、窒化物スペーサ３０間のデバイス開口部２
６内に酸化物レンズ３２が形成される。
６内に酸化物レンズ３２が形成される。
酸化物レンズ３２は窒化物スペーサ３０間のドーピング
されたポリシリコン層１８を熱酸化することにより形成
される。本構造が用いられる用途によっては、酸化物レ
ンズ３２は異なる厚みに形成されてもよい。デバイス開
口部２６内に酸化物レンズ３２を形成した後、第６図に
示されるように、ドーピングされたポリシリコン層１８
を露出させるために、窒化物スペーサ３０が除去される
。本実施例では、窒化物スペーサ３０は、窒化物／酸化
物の選択性に優れている熱りん酸および硫酸のエツチン
グ液を採用したウェット・エツチングにより除去される
。
されたポリシリコン層１８を熱酸化することにより形成
される。本構造が用いられる用途によっては、酸化物レ
ンズ３２は異なる厚みに形成されてもよい。デバイス開
口部２６内に酸化物レンズ３２を形成した後、第６図に
示されるように、ドーピングされたポリシリコン層１８
を露出させるために、窒化物スペーサ３０が除去される
。本実施例では、窒化物スペーサ３０は、窒化物／酸化
物の選択性に優れている熱りん酸および硫酸のエツチン
グ液を採用したウェット・エツチングにより除去される
。
第７図は、デバイス開口部２６内の窒化物スペーサ３０
が以前配置されていた領域への、開口部３４の形成を示
す。本実施例では、開口部３４は複数の部分エツチング
を用いて形成される。まず、貸方反応性イオン・エツチ
ングにより、ドーピングされたポリシリコン層１８を貫
通して開口部３４がエツチングされる。この部分のエツ
チングにより、酸化物レンズ３２の厚みも薄くなること
がわかる。第８図では、開口部３４は第１窒化物層１６
と第１酸化物層１４を貫通して半導体基板１０までエツ
チングされる。ここでも、異方反応性イオン・エツチン
グが採用される。このエツチングは、デバイス開口部２
６内のドーピングされたポリシリコン層１８から酸化物
レンズ３２を除去するためのものでもある。本構）告が
用いられる用途により、開口部３４を第９図に示される
ように、半導体基板１０内部までざらにエツチングして
もよい。ここでは、等方性シリコン・エツチングを採用
してもよい。
が以前配置されていた領域への、開口部３４の形成を示
す。本実施例では、開口部３４は複数の部分エツチング
を用いて形成される。まず、貸方反応性イオン・エツチ
ングにより、ドーピングされたポリシリコン層１８を貫
通して開口部３４がエツチングされる。この部分のエツ
チングにより、酸化物レンズ３２の厚みも薄くなること
がわかる。第８図では、開口部３４は第１窒化物層１６
と第１酸化物層１４を貫通して半導体基板１０までエツ
チングされる。ここでも、異方反応性イオン・エツチン
グが採用される。このエツチングは、デバイス開口部２
６内のドーピングされたポリシリコン層１８から酸化物
レンズ３２を除去するためのものでもある。本構）告が
用いられる用途により、開口部３４を第９図に示される
ように、半導体基板１０内部までざらにエツチングして
もよい。ここでは、等方性シリコン・エツチングを採用
してもよい。
第１０図では、等厚のポリシリコン層３６が基板上に形
成される。等厚のポリシリコン層３６は、デバイス開口
部２６および開口部３４と同様に第２酸化物層２４上に
も形成される。本実施例では、等厚のポリシリコン層３
６はドーピングされず、ＬＰＧＶＤにより形成される。
成される。等厚のポリシリコン層３６は、デバイス開口
部２６および開口部３４と同様に第２酸化物層２４上に
も形成される。本実施例では、等厚のポリシリコン層３
６はドーピングされず、ＬＰＧＶＤにより形成される。
第１１図は、等厚のポリシリコン層３６からのポリシリ
コン・スペーサ３８の形成を示す。等厚のポリシリコン
層３６は、ポリシリコン・スペーサ３８を除き、完全に
除去すべきことを理解されたい。ポリシリコン・スペー
サ３８を形成するために用いられた異方反応性イオン・
エツチングは、またデバイス開口部２６内に配置された
ドーピングされたポリシリコン層１８の部分をも除去す
る。
コン・スペーサ３８の形成を示す。等厚のポリシリコン
層３６は、ポリシリコン・スペーサ３８を除き、完全に
除去すべきことを理解されたい。ポリシリコン・スペー
サ３８を形成するために用いられた異方反応性イオン・
エツチングは、またデバイス開口部２６内に配置された
ドーピングされたポリシリコン層１８の部分をも除去す
る。
第１２図と第１３図に示される他の実施例では、ポリシ
リコン・スペーサ３８上にスクリーン酸化物層４０が形
成される。ポリシリコン・スペーサ３８は、従来知られ
ている他の方法によっても形成することができるが、こ
の実施例では、ポリシリコン・スペーサ３８を熱酸化す
ることにより形成される。ポリシリコン・スペーサ３８
上にスクリーン酸化物１ｉ１Ｊ４０が形成されると、デ
バイス開口部２６内に配置された第１窒化物層１６の部
分が除去される。これは、下層にある第１酸化物層１４
に対して、優れた選択性を持つ然りん酸および硫酸のエ
ツチング液を採用するウェット・エツチングにより実行
される。
リコン・スペーサ３８上にスクリーン酸化物層４０が形
成される。ポリシリコン・スペーサ３８は、従来知られ
ている他の方法によっても形成することができるが、こ
の実施例では、ポリシリコン・スペーサ３８を熱酸化す
ることにより形成される。ポリシリコン・スペーサ３８
上にスクリーン酸化物１ｉ１Ｊ４０が形成されると、デ
バイス開口部２６内に配置された第１窒化物層１６の部
分が除去される。これは、下層にある第１酸化物層１４
に対して、優れた選択性を持つ然りん酸および硫酸のエ
ツチング液を採用するウェット・エツチングにより実行
される。
スクリーン酸化物層を形成する他の実施例を第１４図と
第１５図に示す。第１４図では、デバイス開口部２６内
に配置された第１窒化物層１６と第１酸化物層１４の部
分が除去され、それによって半導体基板１０が露出され
る。再び、熱りん酸および硫酸のエツチング液を採用し
たウェット・エツチングにより、第１窒化物層１６が除
去され、低バイアス反応イオン・エツチングにより第１
酸化物層１４が除去される。第１５図では、ポリシリコ
ン・スペーサ３８とポリシリコン・スペーサ３８間のデ
バイス開口部２６内の半導体基板１０を熱酸化すること
により、スクリーン酸化物＠４０が形成される。酸化条
件は、一部は、ポリシリコンとモノシリコンに関して、
どのような差別酸化が望ましいか、特定のデバイスの用
途の防食用酸化物としてのモノシリコン酸化物の効果な
どによって決まることを理解されたい。
第１５図に示す。第１４図では、デバイス開口部２６内
に配置された第１窒化物層１６と第１酸化物層１４の部
分が除去され、それによって半導体基板１０が露出され
る。再び、熱りん酸および硫酸のエツチング液を採用し
たウェット・エツチングにより、第１窒化物層１６が除
去され、低バイアス反応イオン・エツチングにより第１
酸化物層１４が除去される。第１５図では、ポリシリコ
ン・スペーサ３８とポリシリコン・スペーサ３８間のデ
バイス開口部２６内の半導体基板１０を熱酸化すること
により、スクリーン酸化物＠４０が形成される。酸化条
件は、一部は、ポリシリコンとモノシリコンに関して、
どのような差別酸化が望ましいか、特定のデバイスの用
途の防食用酸化物としてのモノシリコン酸化物の効果な
どによって決まることを理解されたい。
構造が用いられる用途によって、半導体基板１０内にド
ーピング剤を注入するためにスクリーン酸化物層４０上
でマスクの形成とパターン化を行ってもよい。専門家な
らば、用途毎の種類、剤量、エネルギーを理解すること
ができるであろう。
ーピング剤を注入するためにスクリーン酸化物層４０上
でマスクの形成とパターン化を行ってもよい。専門家な
らば、用途毎の種類、剤量、エネルギーを理解すること
ができるであろう。
第１６図は、誘電性スペーサ４２の形成を示す。
この実施例では、誘電性スペーサ４２はＣＶＤにより酸
化物から形成されるが、ＣＶＤ窒化物などの他の誘電性
材料を採用してもよい。誘電性スペーサ４２は特定のデ
バイスの用途にあわせたスペーサ幅になるように、必要
な厚みに形成すべき点を理解されたい。誘電性スペーサ
４２は、構造がバイポーラ・デバイス内で用いられると
きは仕上げ工箋ツタ幅を、構造がＭＯＳデバイス内で用
いられるときは仕上げゲート長を制限するＩＱ割を果た
す。この手順は、深い、先端技術のホトリソグラフィ技
法を採用することによって得られるよりも小さな、よく
制御されたサブマイクロメータのデバイス寸法を得る場
合にたいへん便利である。
化物から形成されるが、ＣＶＤ窒化物などの他の誘電性
材料を採用してもよい。誘電性スペーサ４２は特定のデ
バイスの用途にあわせたスペーサ幅になるように、必要
な厚みに形成すべき点を理解されたい。誘電性スペーサ
４２は、構造がバイポーラ・デバイス内で用いられると
きは仕上げ工箋ツタ幅を、構造がＭＯＳデバイス内で用
いられるときは仕上げゲート長を制限するＩＱ割を果た
す。この手順は、深い、先端技術のホトリソグラフィ技
法を採用することによって得られるよりも小さな、よく
制御されたサブマイクロメータのデバイス寸法を得る場
合にたいへん便利である。
また接合４４が第１４図に示される。接合４４は、ドー
ピングされたポリシリコン層１８から、もともとドーピ
ングされていないポリシリコン・スペーサ３８を貫通し
て、半導体基板１０内までドーピング剤を拡散すること
によって形成される。もちろん、ドーピング液が半導体
基板１０内まで拡散すると、ポリシリコン・スペーサ３
８はドーピングされ、それによってポリシリコン層１８
と基板１０間に電気的な接続が確立される。専門家であ
れば、ポリシリコン・スペーサ３８とポリシリコン層１
８を貫通する接合４４にまで、集積接点が自動的に形成
されることがわかるであろう。
ピングされたポリシリコン層１８から、もともとドーピ
ングされていないポリシリコン・スペーサ３８を貫通し
て、半導体基板１０内までドーピング剤を拡散すること
によって形成される。もちろん、ドーピング液が半導体
基板１０内まで拡散すると、ポリシリコン・スペーサ３
８はドーピングされ、それによってポリシリコン層１８
と基板１０間に電気的な接続が確立される。専門家であ
れば、ポリシリコン・スペーサ３８とポリシリコン層１
８を貫通する接合４４にまで、集積接点が自動的に形成
されることがわかるであろう。
ここに開示された方法は、広範なデバイスを製造するこ
とを可能にする方法である。本方法は、バイポーラ・デ
バイスおよび高架電極（ｅｌｅｖａｔｅｄｅｌｅｃｔｒ
ｏｄｅｓ）を持つＭＯＳデバイスに用いることができ、
基本的な半導体構造を１つしか用いないＢ ＩＣＭＯ３
回路の製ｊ青を可能にするであろう。
とを可能にする方法である。本方法は、バイポーラ・デ
バイスおよび高架電極（ｅｌｅｖａｔｅｄｅｌｅｃｔｒ
ｏｄｅｓ）を持つＭＯＳデバイスに用いることができ、
基本的な半導体構造を１つしか用いないＢ ＩＣＭＯ３
回路の製ｊ青を可能にするであろう。
第１図ないし第１６図は種々の処理段階中の本発明を具
現化する半導体構造の部分拡大断面図を示す。 １０・ １４・ １６・ １８・ ２０・ ２４・ ２６・ ３０・ ・・半導体基板、１２・・・第１誘電層、・・第１酸化
物層、 ・・第１窒化物層、 ・・ポリシリコン層、 ・・第２誘電層、２２・・・第２窒化物層、・・第２酸
化物層、 ・・デバイス開口部、２８・・・窒化物層、窒化物スペ
ーサ、 ３２・ ３６・ ３８・ ４０・ ４２・
現化する半導体構造の部分拡大断面図を示す。 １０・ １４・ １６・ １８・ ２０・ ２４・ ２６・ ３０・ ・・半導体基板、１２・・・第１誘電層、・・第１酸化
物層、 ・・第１窒化物層、 ・・ポリシリコン層、 ・・第２誘電層、２２・・・第２窒化物層、・・第２酸
化物層、 ・・デバイス開口部、２８・・・窒化物層、窒化物スペ
ーサ、 ３２・ ３６・ ３８・ ４０・ ４２・
Claims (1)
- 【特許請求の範囲】 １、自己整合拡散接合を有する半導体構造の製造方法に
おいて、前記方法は： 半導体基板を設ける段階； 前記基板上に第１誘電層を形成する段階； 前記第１誘電層上にドーピングされた半導体層を形成す
る段階； 前記ドーピングされた半導体層上に第２誘電層を形成す
る段階； 前記第２の誘電層、前記ドーピングされた半導体層およ
び前記第１誘電層を貫通して延びる開口部を形成する段
階； 前記ドーピングされた半導体層の露出された端に隣接し
、前記開口部内にドープされない半導体スペーサを形成
する段階：および 前記基板内に接合を形成するために、前記ドーピングさ
れた半導体層から、前記ドーピングされない半導体スペ
ーサを通り、前記基板内までドーピング剤を拡散する段
階； によつて構成されることを特徴とする方法。 ２、開口部を形成する段階は： 前記第２誘電層を貫通する開口部を形成する段階； 前記開口部内に誘電性スペーサを形成する段階；前記誘
電性スペーサ間の前記開口部内に誘電性レンズを形成す
る段階； 前記誘電性スペーサを除去する段階；および前記誘電性
スペーサが以前配置されていた領域において、前記ドー
ピングされた半導体層と前記第１誘電層とを貫通する開
口部を形成する段階：によつて構成されることを特徴と
する請求項１記載の方法。 ３、ドーピングされない半導体スペーサを形成する段階
は： 誘電性スペーサが以前配置されていた場所に形成された
開口部内に、ドーピングされない半導体材料を形成する
段階；および 前記ドーピングされない半導体材料間から、ドーピング
された半導体層および第１誘電層を除去する段階； によって構成されることを特徴とする請求項２記載の方
法。 ４、誘電性スペーサが以前配置されていた場所に形成さ
れた開口部は、半導体基板内まで延びることを特徴とす
る請求項３記載の方法。 ５、開口部内に、バイポーラ・デバイス内の仕上げエミ
ッタ幅またはＭＯＳデバイス内の仕上げゲート長を制限
する役割をはたす誘電スペーサを形成する段階をさらに
有することを特徴とする請求項４記載の方法。 ６、自己整合拡散接合を有する半導体構造を製造する方
法において、前方法は： モノシリコン基板を設ける段階； 前記基板上に第１酸化物層を形成する段階；前記酸化物
層上に第１窒化物層を形成する段階；前記窒化物層上に
ポリシリコン層を形成する段階； 前記ポリシリコン層の形成中または形成後のいずれかに
、前記ポリシリコン層をドーピングする段階； 前記ポリシリコン層上に、第２の酸化物層を形成する段
階； デバイスの開口部を形成するために前記第２酸化物層上
にマスクを形成する段階； 前記第２酸化物層を貫通してエッチングし、前記ポリシ
リコン層上で止めることにより、前記デバイス開口部を
形成する段階； 前記半導体構造上に、等厚の窒化物層を形成する段階； 前記デバイス開口部内に窒化物スペーサを形成するため
に、前記等厚の窒化物層をエッチングする段階； 酸化物レンズを形成するために、前記デバイス開口部内
の前記窒化物スペーサ間の前記ポリシリコン層を熱酸化
させる段階； 前記デバイス開口部から、前記窒化物スペーサを除去す
る段階； 前記窒化物スペーサが以前配置されていた領域において
、前記デバイス開口部内に前記基板まで延びる開口部を
形成する段階； 前記開口部内を含むデバイス構造上に、等厚のポリシリ
コン層を形成する段階； ポリシリコン・スペーサを形成するために、前記等厚の
ポリシリコン層をエッチングする段階；前記デバイス開
口部内の前記ポリシリコン・スペーサ間から、前記ポリ
シリコン層前記第１窒化物層および前記第１酸化物層の
残りを除去する段階；および 前記基板内に接合を形成するために、前記ポリシリコン
層から、前記ポリシリコン・スペーサを貫通し、前記基
板内までドーピング剤を拡散する段階； によって構成されることを特徴とする製造方法。 ７、第２の酸化物層の形成の前にポリシリコン層上に第
２の窒化物層を形成する段階をさらに有することを特徴
とする請求項６記載の方法。 ８、開口部の形成段階が基板内に延びる前記開口部を有
することを特徴とする請求項６記載の方法。 ９、開口部を形成する段階は： ポリシリコン層を通してエッチングする段階；第１窒化
物層および第１酸化物層を通してエッチングする段階；
および 前記開口部が前記基板内まで延びる場合、基板内までエ
ッチングする段階； によって構成されることを特徴とする請求項６記載の方
法。 １０、デバイス開口部内のポリシリコン・スペーサ上お
よび基板上にスクリーン酸化物層を形成する段階； 前記スクリーン酸化物層上に、マスクを形成およびパタ
ーン化する段階； 前記基板内にドーピング剤を注入する段階；および、 バイポーラ・デバイス内の仕上げエミッタ幅またはＭＯ
Ｓデバイス内の仕上げゲート長を制限するための役割を
果たす、酸化物または窒化物スペーサを前記デバイス開
口部内に形成する段階；をさらに有することを特徴とす
る請求項６記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US382,879 | 1982-05-28 | ||
| US07/382,879 US5026663A (en) | 1989-07-21 | 1989-07-21 | Method of fabricating a structure having self-aligned diffused junctions |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0370127A true JPH0370127A (ja) | 1991-03-26 |
Family
ID=23510780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2190905A Pending JPH0370127A (ja) | 1989-07-21 | 1990-07-20 | 自己整合拡散接合を有する構造の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5026663A (ja) |
| EP (1) | EP0409132B1 (ja) |
| JP (1) | JPH0370127A (ja) |
| DE (1) | DE69030409T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102827415A (zh) * | 2011-06-17 | 2012-12-19 | 日东来福泰株式会社 | 袋体构成构件用多孔薄膜及怀炉用袋体构成构件 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397912A (en) * | 1991-12-02 | 1995-03-14 | Motorola, Inc. | Lateral bipolar transistor |
| US5156987A (en) * | 1991-12-18 | 1992-10-20 | Micron Technology, Inc. | High performance thin film transistor (TFT) by solid phase epitaxial regrowth |
| US5331116A (en) * | 1992-04-30 | 1994-07-19 | Sgs-Thomson Microelectronics, Inc. | Structure and method for forming contact structures in integrated circuits |
| US5650655A (en) * | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
| US5434103A (en) * | 1993-06-10 | 1995-07-18 | Micron Technology, Inc. | Method of forming an electrical connection |
| JP2679647B2 (ja) * | 1994-09-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
| US5844297A (en) * | 1995-09-26 | 1998-12-01 | Symbios, Inc. | Antifuse device for use on a field programmable interconnect chip |
| KR100255512B1 (ko) * | 1996-06-29 | 2000-05-01 | 김영환 | 플래쉬 메모리 소자 제조방법 |
| US6387768B1 (en) * | 2000-08-29 | 2002-05-14 | Semiconductor Components Industries Llc | Method of manufacturing a semiconductor component and semiconductor component thereof |
| US6809396B2 (en) * | 2002-11-25 | 2004-10-26 | Semiconductor Components Industries, L.L.C. | Integrated circuit with a high speed narrow base width vertical PNP transistor |
| US6998670B2 (en) * | 2003-04-25 | 2006-02-14 | Atmel Corporation | Twin EEPROM memory transistors with subsurface stepped floating gates |
| US7232732B2 (en) * | 2003-10-06 | 2007-06-19 | Atmel Corporation | Semiconductor device with a toroidal-like junction |
| US20050239250A1 (en) * | 2003-08-11 | 2005-10-27 | Bohumil Lojek | Ultra dense non-volatile memory array |
| US7169660B2 (en) * | 2003-10-06 | 2007-01-30 | Atmel Corporation | Lithography-independent fabrication of small openings for forming vertical mos transistor |
| US7300850B2 (en) * | 2005-09-30 | 2007-11-27 | Semiconductor Components Industries, L.L.C. | Method of forming a self-aligned transistor |
| US20070166971A1 (en) * | 2006-01-17 | 2007-07-19 | Atmel Corporation | Manufacturing of silicon structures smaller than optical resolution limits |
| US20070235797A1 (en) * | 2006-03-29 | 2007-10-11 | Bohumil Lojek | Process for reducing a size of a compact EEPROM device |
Family Cites Families (12)
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|---|---|---|---|---|
| US4209350A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming diffusions having narrow dimensions utilizing reactive ion etching |
| US4333794A (en) * | 1981-04-07 | 1982-06-08 | International Business Machines Corporation | Omission of thick Si3 N4 layers in ISA schemes |
| US4483726A (en) * | 1981-06-30 | 1984-11-20 | International Business Machines Corporation | Double self-aligned fabrication process for making a bipolar transistor structure having a small polysilicon-to-extrinsic base contact area |
| NL8105920A (nl) * | 1981-12-31 | 1983-07-18 | Philips Nv | Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting. |
| US4507171A (en) * | 1982-08-06 | 1985-03-26 | International Business Machines Corporation | Method for contacting a narrow width PN junction region |
| US4545114A (en) * | 1982-09-30 | 1985-10-08 | Fujitsu Limited | Method of producing semiconductor device |
| NL8302541A (nl) * | 1983-07-15 | 1985-02-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. |
| US4569701A (en) * | 1984-04-05 | 1986-02-11 | At&T Bell Laboratories | Technique for doping from a polysilicon transfer layer |
| JPH0658912B2 (ja) * | 1985-05-07 | 1994-08-03 | 日本電信電話株式会社 | バイポーラトランジスタの製造方法 |
| US4678537A (en) * | 1985-05-23 | 1987-07-07 | Sony Corporation | Method of manufacturing semiconductor devices |
| JPS63193562A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | バイポ−ラトランジスタの製造方法 |
| US4839305A (en) * | 1988-06-28 | 1989-06-13 | Texas Instruments Incorporated | Method of making single polysilicon self-aligned transistor |
-
1989
- 1989-07-21 US US07/382,879 patent/US5026663A/en not_active Expired - Fee Related
-
1990
- 1990-07-16 EP EP90113569A patent/EP0409132B1/en not_active Expired - Lifetime
- 1990-07-16 DE DE69030409T patent/DE69030409T2/de not_active Expired - Fee Related
- 1990-07-20 JP JP2190905A patent/JPH0370127A/ja active Pending
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| CN102827415A (zh) * | 2011-06-17 | 2012-12-19 | 日东来福泰株式会社 | 袋体构成构件用多孔薄膜及怀炉用袋体构成构件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5026663A (en) | 1991-06-25 |
| EP0409132A3 (en) | 1991-11-21 |
| DE69030409T2 (de) | 1997-10-23 |
| DE69030409D1 (de) | 1997-05-15 |
| EP0409132B1 (en) | 1997-04-09 |
| EP0409132A2 (en) | 1991-01-23 |
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