KR20020082205A - 단단계 임플랜테이션을 이용한 자체 정렬 엘디디를 이용하여 형성되는 트랜지스터 - Google Patents

단단계 임플랜테이션을 이용한 자체 정렬 엘디디를 이용하여 형성되는 트랜지스터 Download PDF

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Abstract

기판의 게이트 채널 부분을 정의하는 기판 위에 트랜지스터의 게이트 전극이 형성된 트랜지스터를 형성하기 위한 방법이 제공된다. 마스크는 또한 기판 위에 형성되고, 마스크의 일 부분이 기판의 게이트 채널에 인접한 기판의 제 1 부분 위로 확장된다. 마스크는 기판의 제 1 부분에 인접한 기판의 제 2 부분을 정의한다. 이온 빔이 기판으로 조사되고 기판의 게이트 채널 부분에 인접한 트랜지스터의 드레인 또는 소스 영역을 형성하고, 소스 또는 드레인 영역은 기판의 제 1 및 제 2 부분을 포함한다. 이온 빔이 기판의 제 2 부분을 제 1 임플랜트 특성으로 임플랜트한다. 이온 빔이 마스크의 연장된 부분을 통과해서 제 1 부분에 도달하여 제 1 영역을 제 2 임플랜테이션 특성으로 임플랜트하고, 이러한 제 2 임플랜테이션 특성은 제 1 임플랜테이션 특성과 다르다.

Description

단단계 임플랜테이션을 이용한 트랜지스터 형성을 위한 자체 정렬 엘디디 형성{SELF-ALIGNED LDD FORMATION WITH ONE-STEP IMPLANTATION FOR TRANSISTOR FORMATION}
LDD는 고집적 회로에서 MOS 트랜지스터에 유리한 것으로 증명되었다. LDD를 형성하는 한 가지 기술은 다음과 같다. 도 1a를 보면, 필드 산화물 층 영역(12)이 형성되어 있는 기판 (10)이 제공되어 있다. 필드 산화물 층 영역(12)은 트랜지스터(14)가 형성되어 있는 액티브(active) 영역을 정의한다. 얕은 트렌치 절연(shollow trench isolation)이 필드 산화물층 영역(12) 대신 사용될 수도 있다. 트랜지스터(14)는 게이트 스택(gate stack)(16)과 소스 드레인(source and drain) 영역(18)을 포함하고 있다. 게이트 스택(16)은 게이트 채널(channel) 영역(22) 위에 형성된 게이트 유전체(gate dielectric) (게이트 산화물층(15)), 게이트 도핑된 다결정 실리콘 층(gate doped polycrystalline silicon layer)(24) 및절연 캡(insulation cap)(26)을 포함하고 있다. 소스 드레인 영역(18)은 게이트 스택(16)과 필드 산화물층 영역(12)을 마스크로 사용하고 적절한 불순물을 저에너지 이온 빔으로 임플랜트하여 낮은 LDD(18)를 형성함으로써 형성된다. 이 영역은, 예을 들어, 10 KeV의 이온 가속 전압과 10 ~ 15 KeV의 BF2을 위한 전압에서 임플랜트된 500-700 Å의 깊이와 대략 1013~ 1014cm-2의 도우즈(dose)를 가질 수도 있다.
LDD(18)가 저 농도(lightly)로 도핑되어있기 때문에, LDD(18)가 도시되지 않은 메탈(metal) 또는 도핑된 다결정 실리콘 상호 연결 층(interconnect layers)과 충분한 옴 접촉을 형성하지 않는다. 이러한 옴 접촉을 제공하기 위해서, 트랜지스터(14)의 LDD(18)에 고농도로 도핑된 영역이 형성되며, 그 고 농도로 도핑된 영역에 연결층이 연결된다. 따라서, 도 1b를 참조하면, 소스 드레인 영역(18)을 형성한 후 유전체 스페이서(dielectric spacer)(28)가 종래의 방법으로 게이트 스택(16)의 모든 옆면에 형성 되어, 게이트 컨덕터(24)를 절연시킨다. 그 다음에 전체 구조가, 고농도로 도핑된 영역(30)과 또한 측벽 스페이서(16) 아래에 도핑된 영역(31)을 형성하기 위해서 높은 도우즈, 고 에너지 이온 빔을 사용하는 제 2 이온 임프랜테이션 프로세스를 거친다. 임플랜트된 도우펀트를 활성화시키기 위해서 고농도로 도핑된 영역(30)을 어닐링한 후 게이트 아래에 있는 채널 영역의 폭은 Leffective로 표시된 폭으로 감소한다. Leffective는, 영역(31)의 도펀트가 채널 영역의 부분(32)으로 아웃-디퓨젼(out-diffusion)되는 것 때문에, 전형적으로 게이트의 폭보다 좁다. 그러한 아웃-디퓨젼은 도 1b 에서 점선으로 표시되어 있다.
도 1c를 참조하면, 그 다음으로, 고농도로 도핑된 영역(30)이 종래의 프로세스로 형성된 메탈 또는 도핑된 다결정 실리콘과 같은 콘택트(contact)(32)를 소스 드레인 영역(18)에 접촉시키는 상호 연결 층을 형성하기 위해서 사용된다. 고농도로 도핑된 영역(30)과 메탈 층(32)의 접촉 점에는, 메탈 컨택트(32)와 고 농도로 도핑된 영역(30) 사이의 접촉을 향상시키기 위해서 실리사이드(silicide) 층이 형성될 수 있다. 명백하게, 이 프로세스는 충분한 옴 접촉을 갖는 LDD를 형성하기 위해서 두 번의 이온 임플랜테이션 절차를 필요로 한다.
본 발명은 집적 회로에 관한 것으로, 특히 MOS 트랜지스터의 LDD(lightly doped source and drain region)의 형성을 위한 방법에 관한 것이다.
도 1a-1c는 종래 기술에 따른 MOS 트랜지스터 제조의 다양한 단계에서 MOS 트랜지스터의 개략적인 단면도이다.
도 2a-2e는 본 발명에 따른 MOS 트랜지스터 제조의 다양한 단계에서 MOS 트랜지스터의 개략적인 단면도이다.
도 3a-3b는 본 발명에 따른 제조 기술의 시뮬레이션 결과 그래프이다.
하나의 일반적인 관점에서, 본 발명은 트랜지스터의 형성을 위한 방법을 특징으로 한다. 트랜지스터의 게이트 전극이 기판 위에 형성된다. 게이트 전극이 기판의 게이트 채널 부분을 정의한다. 마스크 또한 기판 위에 형성되고, 마스크의 일 부분은 기판의 게이트 채널 부분에 인접한 기판의 제 1 부분 위로 연장되어있다. 마스크가 기판의 제 1 부분에 인접한 기판의 제 2 부분을 정의한다. 이온빔(ion beam)이 기판의 게이트 채널 부분에 인접한 트랜지스터의 드레인 또는 소스 영역을 형성하기 위해서 기판으로 향해지고, 드레인 또는 소스 영역은 기판의 제 1 및 제 2 부분을 포함하고 있다. 이온빔이 제 1 임플랜테이션 특성을 갖는 기판의 제 2 부분을 임플랜트한다. 이온빔이 마스크의 연장된 부분을 통과하고 제 1 부분에 도달하여 제 2 임플랜테이션 특성을 갖는 제 1 부분을 임플랜트하고, 이러한 제 2 임플랜테이션 특성은 제 1 임플랜테이션 특성과 다르다.
또 다른 일반적인 관점에서, 본 발명은 트랜지스터의 형성 방법을 특징으로 한다. 게이트 스택이 형성되고, 게이트 스택은 게이트 산화물 층 및 게이트 도전 층, 게이트 절연 층을 포함한다. 게이트 스택이 에칭되어 게이트 도전 층의 부분들이 횡적으로 제거되어 절연층의 일부분을 하부절단(undercut)한다. 에칭된 도전 층이 기판의 게이트 채널 부분을 정의하는 게이트 컨덕터(conductor)를 형성한다. 절연 층의 하부 절단 부분은 게이트 컨덕터를 넘어서 연장되고 기판의 게이트 채널 부분에 인접한 기판의 제 1 부분 위로 오버행(overhang)을 제공한다. 이온빔이 기판으로 향해지고 기판의 게이트 채널 부분 옆쪽 트랜지스터의 소스 또는 드레인 영역을 형성한다. 소스 또는 드레인 영역은 기판의 제 1 부분 및 기판의 제 1 부분에 인접한 기판의 제 2 부분을 포함한다. 이온빔은 제 2 부분을 제 1 임플랜테이션 특성으로 임플랜트한다. 이온빔은 또한 절연층의 하부 절단 부분을 통과하고 제 1 부분에 도달하여 제 2 임플랜테이션 특성으로 제 1 부분을 임플랜트하며, 이러한 제 2 임프랜테이션 특성은 제 1 임플랜테이션 특성과 다르다.
따라서, 본 발명의 이러한 관점은 한 번의 임플랜테이션 단계를 거쳐서 두 개의 다른 임플랜테이션 특성을 갖는 임플랜트된 영역을 형성하는 것이 가능하다.
본 발명의 바람직한 실시예는 다음의 특징을 하나 이상 포함할 수 있다.
제 1 및 제 2 임플랜테이션 특성이 각각 제 1 및 제 2 주입량(dosage) 농도이며, 여기서 제 1 주입량 농도가 제 2 주입량 농도 보다 크다. 마스크의 연장된 부분이 여기를 통과하는 이온빔의 특성을 변화시켜 기판의 제 1 부분에 이온빔에 의해서 임플랜트되는 주입량 농도를 제 2 주입량 농도로 감소시킨다. 마스크의 연장된 부분이 이온빔의 흐름을 감소시킨다.
제 1 및 제 2 임플랜테이션 특성은 또한 각각 제 1 및 제 2 임플랜테이션 깊이이며, 여기서 제 1 임플랜테이션 깊이가 제 2 임플랜테이션 깊이 보다 크다. 마스크의 연장된 부분은 여기를 통과하는 이온빔의 특성을 변화시켜 기판의 제 1 부분에 임플랜트되는 도우펀트의 임플랜테이션 깊이를 제 2 임플랜테이션 깊이로 감소시킨다. 마스크의 연장된 부분은 이온빔의 전압을 감소시켜 오버행 영역을 통과하는 이온빔의 투과 깊이를 감소시킨다.
마스크의 연장된 부분은 여기를 통과하는 이온빔의 또 다른 특성, 예를 들어, 기판에 대한 이온빔의 입사각을 변화시킨다.
게이트 스택은 기판 표면에 게이트 산화물 층을 형성하고; 게이트 산화물 층 위에 도전 층을 형성하고; 도전층 위에 절연 층을 증착(deposit)하고, 여기서 절연층은 절연층을 통과하는 이온빔의 특성을 변화시키기 위해 선택되어지고; 도전층과 절연층을 기판에 대해서 수직으로 연장되어있는 게이트 스택으로 패턴닝함으로써 형성된다.
마스크가 제 2 부분 위로 개구부를 정의한다. 절연층이, 절연층을 통과하는 이온빔의 특성을 변화시켜 기판의 제 1 부분 안의 이온 임플랜테이션이 제 2 임플랜테이션 특성을 갖도록하기 위해 선택된 두께를 갖는 절연층을 증착함으로써 형성된다. 도전 층이 다결정 실리콘 층, 전형적으로 실리콘 질화물 또는 실리콘 산화물에 에칭이 선택적인 폴리실리콘이다. 에칭은 HBr에 기반한 플라즈마를 이용한화학적 다운스트림 에칭(Chemical Downstream Etch:CDE) 또는 HNo3및 HF 용액을 이용한 습식 에칭과 같은 등방성(isotropic) 에칭이다.
다르게 정의되지 않으면, 여기서 사용된 모든 기술적 과학적 용어는 본 발명이 속하는 기술 분야의 당업자에게 공통적으로 이해되는 것과 같은 의미를 갖는다. 비록 여기서 서술된 것들과 유사하거나 동일한 방법과 물질이 본 발명의 실행이나 테스트에서 사용될 수 있다고 하더라도, 적합한 방법과 물질이 아래에 서술되어있다. 여기서 언급된 모든 간행물 및 특허 출원, 특허, 다른 참층은 이것들 전체로서 참증에 포함된다. 불일치가 발생되는 경우, 정의(definitions)를 포함하는 본 명세서가 기준이 될 것이다. 또한, 물질, 방법 및 예는 제한을 의도한 것이 아니라 단지 예시적인 것이다.
본 발명의 다른 특징과 장점은 다음의 도면을 포함하는 발명의 실시예에 관한 기술 구성 부분과 청구항으로부터 명확해질 것이다.
도 2a를 참조하면, 단결정 반도체, 여기서는 실리콘 기판(40)이 도시되어 있다. 기판(40)은 (도 2c-e에 도시된 것과 같이)트랜지스터(63)를 형성하기 위한 액티브 트랜지스터 영역을 정의하기 위해서 기판 위에 형성된 필드 산화물층 영역(42) (또는 대용으로 STI 영역)을 가지고 있다. 여기서는 약 40-80 Å의 두께이고 실리콘 이산화물로 된 유전체 층(44)이 기판(10)의 위 표면(46) 위에 열적으로(thermally) 성장해 있다. 게이트 컨덕터(48)와 게이트 절연 캡(50)이 게이트 유전체 층(44) 위에 형성되어 있다. 여기서, 이렇게 하기 위해서, 폴리크리스탈라인(polycrystalline) 도핑된 층과 실리콘 니트라이트(nitrite) 절연층이 전체 구조의 위에 증착된다. 그 다음에 이러한 층들이, 예를 들어, TEOS 또는 BSG 마스크와 같은 하드 마스크(도시되지 않음)를 패턴닝하기 위한 종래의 포토리소그라피 프로세스와 이어지는 리액티브 이온 에칭(reactive ion etching) (R.I.E)과 같은 화학 에칭 기술에 의해서 패턴된다.
도 2b를 참조하면, 그 다음으로 도 2a의 구조체가, 선택적으로 절연 캡(50)의 실리콘 니트라이트와 게이트 산화물 층(44)의 실리콘 이산화물를 에칭하지 않으나 도전 층(48)의 다결정 실리콘(도 2a)을 에칭함으로써 게이트 컨덕터(52)를 형성하는 부식액을 거친다. 이러한 부식액은 예를 들어 CDE(chemical downstream etch) 프로세서동안에 사용되는 HBr 계 플라즈마(plasma)이거나 또는 습식 에칭 프로세서 동안에 사용되는 HF, CH3COOH 및 HNO3용액 또는 HNo3및 HF의 용액 일 수 있다. 부식액이 도전 층(48) (도 2a)의 일부를 횡적으로 제거하여 도전 층(48)을 게이트 전극(52)으로 형성 또는 패턴한다. 부식액은 절연 캡(50)의 하부를 도려내어 기판(40) 위에 언더컷(54)를 제공한다.
언더컷 부분(54)이 패턴된 게이트 전극(52)을 넘어서 연장되어 있어 기판(10)의 표면(46)으로부터 수직으로 간격을 띄우고 기판(40)의 게이트 채널 부분(53)에 인접한 기판(40)의 부분 위에 배치되는 오버행(overhang)을 제공한다. 언더컷 부분(54)의 폭 W는 부식액의 에칭 레이트와 에칭 프로세스의 시간에 의해서 결정된다. 폭 W 는 언더컷 부분(54)이 뻗어있는 기판의 부분(도 2e에 도시된 것처럼 이 부분은 LDD가 될 것이다), 케이트 전극(52)의 폭, 게이트 채널(53)의 폭, 즉, Leffective을 정의한다.
도 2C를 참조하면, 구조체는 그 다음으로 화살표(62)로 표시되는 도우펀트를 임플랜트하기 위해서 고 전압 고 도우즈 이온 빔 임플랜테이션 프로세스를 거친다. 예를 들어, n-타입 영역을 만들기 위해서, As가 5-50 x 1014cm-2의 도우즈로 30-40 keV의 빔을 이용해서 임플랜트되어 질 수 있다. p-타입 영역을 만들기 위해서, BF2가 5-50 x 1014cm-2의 도우즈로 30-40 keV 빔을 이용하여 또는 P가 5-50 x 1014cm-2의 도우즈로 5-10 keV의 빔을 이용하여 임플랜트 되어질 수 있다. 소스 드레인 영역(56) 각각이 두 개의 영역을 가지고 있다. 제 1 영역(58)은 게이트 절연 캡(50)의 언더 컷 부분(54)의 폭 W와 거의 같은 폭을 갖는다. 게이트 절연 캡(50)의 언더 컷 부분(54)은 여기에 부딪히는 이온의 일부를 흡수하고 나머지 중 일부는 통과시켜 기판(40)에 임플랜트 되도록 함으로서 이온 빔(62)에 대해서 필터와 같은 역할을 한다. 언더 컷 부분(54)은 또한 자신을 통과하는 이온 일부의 에너지 일부를 흡수하고 이온이 임플랜트되는 깊이를 감소시킨다.
따라서, 언더 컷 부분(54)은, 언더 컷 부분(54)의 아래에 있는 기판(48)의 부분(58)이 기판(40)의 부분(60)의 임플랜테이션 특성과 다른 제 1 임플랜테이션 특성으로 임플랜테이션 되도록 하기 위해서 이온 빔의 특성을 변화시킨다. 따라서, 임플랜테이션 프로세스 후에, 게이트 채널 영역(53)에 인접하게 위치하고 있는 부분(58)은 게이트 채널 영역(53)에서 떨어져 있는 부분(60) 보다 얇게 그리고 저 농도로 도핑된다. 차이의 정확한 범위는, 두께, 화학 조성 및 구조와 같은 절연 캡(50)의 특성에 의존한다. 부분(58)은 예를 들어 대략 1013-1014cm-3의 최고 농도 및 대략 1013-1014cm-2의 주입량, 대략 500-700 Å의 깊이를 가질 수 있다. 반면에, 부분(60)은, 예를 들어, 대략 1019-1020cm-3의 최고 농도, 대략 1013-1014cm-2의 주입량 및 대략 1500-2500 Å의 깊이를 가질 수 있다. 따라서, 한번의 임플랜테이션 단계로, 트랜지스터(63)의 영역(56) 각각에 대한 임플랜테이션 프로파일이 도 1a-1c에 나타나 있는 종래의 제조 기술에서의 두 번의 임플랜테이션 단계를 사용하여 얻은 임플랜테이션 프로파일과 유사하다.
도 3a-3b를 참조하면, 두 개의 시뮬레이션이 Technology Modeling Association, Inc.에 의해서 TSUPREM의 상표로 팔리는 반도체 제조 시뮬레이션 소프트웨어(IBM을 위한 특별판)에서 실시되었다. 도 3a와 3b는 이 시뮬레이션의 결과를 보이고 있다. 도 3a의 시뮬레이션은 30 keV의 이온 빔과 1019/cm2의 도우즈를 갖는 것으로 가정했다. 또한, 기판 위의 실리콘 이산화물 층은 5 nm의 두께를 가지며 실리콘 니트라이트 캡(50)의 언더 컷 부분(54)은 30 nm의 두께를 갖는 것으로 가정했다. 도 3a로부터 분명한 것 처럼, 언더 컷 부분(54) 아래의 지역(100)은, 지역(100)에 인접한 지역(102) 보다 더 낮게 그리고 더 적은 도우즈로 임플랜트되었다.
예를 들어서, 표면에서 약 0.06 마이크론 깊이까지, 시뮬레이션은 지역(102)에서 1019/cm3이상의 임플랜테이션 도우즈를 보이고 있다. 그러나, 지역(100)에서, 약 0.01 마이크론에서 표면까지, 임플랜테이션 도우즈의 범위는 1018/cm3에서 1019/cm3미만이다. 같은 깊이에서, 시뮬레이션 결과는 지역(102)에서 임플랜테이션 도우즈가 1020/cm3과 이보다 더 큰 값-100의 계수 차이-임을 보인다.
비슷하게, 지역(100)에서 임플랜테이션 깊이는 지역(102)에서의 임플랜테이션 깊이보다 작다. 지역(100)에서, 1018/cm3의 도우즈가 0.01 마이크론의 깊이에 임플랜트된 반면에 지역(102)에서는 같은 도우즈가 0.08 마이크론 보다 더 깊은 깊이에 임플랜트된다. 1017/cm3의 도우즈는 지역(100)에 0.05 마이크론의 깊이로 임플랜트되고, 반면에 지역(102)에서는 같은 도우즈가 0.13 마이크론의 깊이에 임플랜트된다. 1016/cm3의 도우즈는 지역(100)에서 0.1 마이크론의 깊이로 임플랜트되고, 반면에 같은 도우즈가 지역(102)에서는 약 0.22 마이크론의 깊이로 임플랜트 된다.
도 3b를 참조하면, 40 keV의 이온빔에 대해서 유사한 결과였다. 언더컷 부분(54)의 아래의 지역(104)은, 지역(104)에 인접한 지역 (106)보다 더 낮게 그리고 적은 도우즈로 임플랜트되었다. 예를 들어, 표면에서 약 0.07 마이크론의 깊이까지, 지역(106)에서 시뮬레이션은 1019/cm3이상의 임플랜테이션 도우즈를 보여준다. 그러나, 지역(104)에서 0.07 마이크론에서 표면까지, 임플랜테이션 도우즈의 범위는 약 1017/cm3~ 1018/cm3로 부터 약 1019/cm3~ 1020/cm3이다.
비슷하게, 지역(104)에서 임플랜테이션 깊이는 지역(106)에서의 임플랜테이션 깊이보다 낮다. 지역(104)에서, 1019/cm3의 도우즈는 0.01 마이크론의 깊이에서 임플랜트되었고, 반면에 지역(106)에서는 같은 도우즈가 약 0.07 마이크론의 깊이에서 임플랜트되었다. 1017/cm3의 도우즈는 약 0.1 마이크론의 깊이에서 지역(104)에 임플랜트되었고, 반면에 같은 도우즈가 지역(106)에서는 약 0.16의 깊이에서 임플랜트된다. 1016/cm3의 도우즈는 지역(104)에서 약 0.18 마이크론의 깊이에서 임플랜트되고, 반면에 같은 도우즈가 지역(102)에서 약 0.28 마이크론의 깊이에서 임플랜트된다.
도 2d를 참조하면, 다음으로 유전체 스페이서(spacer)(62), 여기서 실리콘질화물(Si3N4) 스페이서가 게이트 컨덕터(52)를 절연하기 위해서 모든 측면에 종래의 방법에 의해서 형성된다. 이렇게 하기 위해서, 다음으로 유전체 층, 여기서 실리콘 질화물이 전 구조 체 위에 증착되고 그리고 예를 들어서, TEOS 또는 BSG 마스크(도시 안됨)와 같은 하드 마스를 패턴하기 위한 종래의 포토리소그라피 프로세스와 이어지는 R.I.E와 같은 화학적 에칭 기술에 의해서 에칭된다. 도 2e를 참조하면, 메탈 또는 다결정 콘택트(64)는 그 후 고 도우즈 지역(60)에 연결되도록 종래 기술을 이용하여 형성된다. 이렇게 하기 위해서, 예를 들어, BPSG(Borophosphosilicate Glass)와 같은 유전체 물질이 종래의 화학 기계적 폴리싱 (chemical mechanical polishing) 프로세스 또는 에치 백(etch back) 프로세스에 의해서 구조체 위에 증착되고 평탄화된다. 유전체 물질은 그 후 선택적으로 에칭되어 콘택트(64)를 형성하기 위한 공간을 제공한다.
다른 실시예는 다음에 따르는 청구항의 범위안에 있다.
예를 들어, 언더 컷 부분(54)은 두 개의 임플랜트된 영역을 가지고 있는 소스 드레인 영역(60)을 형성하기 위해 이온 빔(42)의 다른 성질을 변화시키는 물질로 만들어 질 수 있고 임플랜트된 영역 각각은 다른 임플랜테이션 성질을 가지고 있다. 예를 들어, 언더컷 부분(54)은 기판에 대해서 이온 빔(42)의 입사각을 변화시킬 수 있다.
발명은 발명의 상세한 설명과 관련하여 기술되었지만 앞에서의 설명은, 첨부된 청구항의 범위에 의해서 정의되어지는 본 발명의 범위를 설명하기 위한 것이고그 범위를 제한하려는 것은 아니다. 또 다른 관점 및 장점, 실시예는 다음의 청구항의 범위 안에 있다.

Claims (39)

  1. 트랜지스터를 형성하는 방법에 있어서,
    기판 위에 상기 기판의 게이트 채널 부분을 정의하는 상기 트랜지스터의 게이트 전극을 형성하는 단계,
    상기 기판 위에 상기 기판의 제 1 부분에 인접한 상기 기판의 제 2 부분을 정의하는 마스크를 형성하는 단계-여기서 상기 마스크의 일 부분이 상기 기판의 상기 게이트 채널 부분에 인접한 기판의 제 1 부분 위로 확장되어 있음-,
    상기 기판의 상기 게이트 채널 부분에 인접한 상기 트랜지터의 소스 또는 드레인 영역을 형성하기 위해 상기 기판에 이온빔을 조사하는 단계-여기서 상기 소스 또는 드레인 영역은 상기 기판의 상기 제 1 및 제 2 부분을 포함함-를 포함하며,
    상기 이온빔은 제 1 임플랜테이션 특성을 갖는 상기 기판의 상기 제 2 부분을 임플랜트하고,
    상기 이온빔은 상기 마스크의 확장된 부분을 통과해서 상기 제 1 부분에 도달하여 상기 제 1 임플랜테이션 특성과 다른 제 2 임플랜테이션 특성을 갖는 상기 제 1 부분을 임플랜트 하는
    트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 마스크는 상기 제 2 부분 위에 개구부를 정의하는
    트랜지스터 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 임플랜테이션 특성은 각각 제 1 및 제 2 주입량 농도인
    트랜지스터 형성 방법.
  4. 제 3 항에 있어서,
    상기 제 1 주입량 농도는 상기 제 2 주입량 농도 보다 큰
    트랜지터 형성 방법.
  5. 제 4 항에 있어서,
    상기 마스크의 상기 확장된 부분이 여기를 통과하는 상기 이온빔의 특성을 변화시켜 상기 기판의 상기 제 1 부분 안에 상기 이온빔에 의해 임플랜트되는 상기 주입량 농도를 상기 제 2 주입량 농도로 감소시키는
    트랜지스터 형성 방법.
  6. 제 4 항에 있어서,
    상기 마스크의 상기 확장된 부분이 상기 이온빔의 흐름을 감소시키는
    트랜지스터 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 임플랜테이션 특성은 각각 제 1 및 제 2 임플랜테이션 깊이인
    트랜지스터 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 1 임플랜테이션 깊이는 상기 제 2 임플랜테이션 깊이 보다 큰
    트랜지스터 형성 방법.
  9. 제 4 항에 있어서,
    상기 마스크의 상기 확장된 부분은 여기를 통과하는 상기 이온빔의 특성을 변화시켜 상기 기판의 상기 제 1 부분에 임플랜트된 도우펀트의 임플랜테이션 깊이를 상기 제 2 임플랜테이션 깊이로 감소시키는
    트랜지스터 형성 방법.
  10. 제 4 항에 있어서,
    상기 마스크의 상기 확장된 부분은 상기 이온빔의 전압을 감소시키는
    트랜지스터 형성 방법.
  11. 제 1 항에 있어서,
    상기 마스크의 상기 확장된 부분은 여기를 통과하는 상기 이온빔의 특성을 변화시키는
    트랜지스터 형성 방법.
  12. 제 11 항에 있어서,
    상기 마스크의 상기 확장된 부분은 상기 이온빔의 상기 기판에 대한 입사각을 변화시키는
    트랜지스터 형성 방법.
  13. 트랜지스터를 형성하는 방법에 있어서,
    게이트 산화물 층, 게이트 도전 층 및 게이트 절연 층을 포함하는 게이트 스택을 형성하는 단계,
    상기 게이트 도전 층의 일 부분을 횡적으로 제거하여 상기 절연층의 일 부분의 하부를 절단하도록 상기 게이트 스택을 에칭하는 단계-여기서 상기 에칭된 도전 층이 상기 기판의 게이트 채널 부분을 정의하는 게이트 컨덕터를 형성하고, 상기 절연 층의 상기 하부 절단 부분이 상기 게이트 컨덕터를 넘어서 확장되어 상기 기판의 상기 게이트 채널에 인접한 기판의 제 1 부분 위에 오버행을 제공함-,
    상기 기판의 상기 게이트 채널 부분에 인접한 상기 트랜지스터의 드레인 영역을 형성하기 위해서 상기 기판 쪽으로 이온빔을 조사하는 단계-여기서 상기 드레인 영역은 상기 기판의 상기 제 1 및 상기 기판의 제 2 부분을 포함함-을 포함하며,
    상기 이온빔이 제 1 임플랜테이션 특성을 갖는 상기 제 2 부분을 임플랜트하고,
    상기 이온빔이 상기 절연 층의 상기 하부절단 부분을 통과하여 상기 제 1 부분에 도달하고 상기 제 1 임플랜테이션 특성과는 다른 제 2 임플랜테이션 특성을 갖는 상기 제 1 부분을 임플랜트하는
    트랜지스터 형성 방법.
  14. 제 13 항에 있어서,
    상기 게이트 스택을 형성하는 단계는
    상기 기판의 표면 위에 게이트 산화물 층을 형성하는 단계,
    상기 게이트 산화물 층 위에 도전 층을 형성하는 단계,
    상기 절연 층을 통과하는 이온빔의 특성을 변화시키기 위해 선택되는 상기 절연 층을 도전 층 위에 형성하는 단계,
    상기 도전 층과 상기 절연 층을 상기 기판에 대해 수직으로 확장되어 있는 게이트 스택으로 패턴닝하는 단계를 포함하는
    트랜지스터 형성 방법.
  15. 제 13 항에 있어서,
    상기 절연층을 형성하는 단계는
    상기 기판의 상기 제 1 부분에 이온 임플랜테이션이 상기 제 2 임플랜테이션 특성을 갖도록 상기 절연 층을 통과하는 상기 이온빔의 특성을 변화시키기 위해서 선택된 두께를 갖는 상기 절연 층을 형성하는 단계를 더 포함하는
    트랜지스터 형성 방법.
  16. 제 13 항에 있어서,
    상기 도전 층은 다결정 실리콘 층인
    트랜지스터 형성 방법.
  17. 제 13 항에 있어서,
    상기 게이트 스택을 에칭하는 단계는
    상기 기판을 등방성 에칭하는 단계를 포함하는
    트랜지스터 형성 방법.
  18. 제 17 항에 있어서,
    상기 등방성 에칭은 CDE(chemical downstream etch)인
    트랜지스터 형성 방법.
  19. 제 17 항에 있어서,
    상기 등방성 에칭은 습식 에칭인
    트랜지스터 형성 방법.
  20. 제 13 항에 있어서,
    상기 마스크가 상기 제 2 부분 위에 개구부를 정의하는
    트랜지스터 형성 방법.
  21. 제 13 항에 있어서,
    상기 제 1 및 제 2 임플랜테이션 특성은 각각 제 1 및 제 2 주입량 농도인
    트랜지스터 형성 방법.
  22. 제 21 항에 있어서,
    상기 제 1 주입량 농도는 상기 제 2 주입량 농도 보다 큰
    트랜지스터 형성 방법.
  23. 제 22 항에 있어서,
    상기 절연 층의 상기 하부 절단 부분은 여기를 통과하는 상기 이온빔의 특성을 변화시켜 상기 기판의 상기 제 1 부분 내에 상기 이온빔에 의해 임플랜트되는 주입량 농도를 상기 제 2 주입량 농도로 감소시키는
    트랜지스터 형성 방법.
  24. 제 22 항에 있어서,
    상기 절연 층의 상기 하부절단 부분이 상기 이온빔의 흐름을 감소시키는
    트랜지스터 형성 방법.
  25. 제 13 항에 있어서,
    상기 제 1 및 제 2 임플랜테이션 특성은 각각 제 1 및 제 2 임플랜테이션 깊이인
    트랜지스터 형성 방법.
  26. 제 25 항에 있어서,
    상기 제 1 임플랜테이션 깊이는 상기 제 2 임플랜테이션 깊이보다 깊은
    트랜지스터 형성 방법.
  27. 제 26 항에 있어서,
    상기 절연 층의 상기 하부절단 부분은 여기를 통과하는 상기 이온의 특성을 변화시켜 상기 기판의 상기 제 1 부분 내에 임플랜트되는 도우펀트의 임플랜테이션 깊이를 상기 제 2 임플랜테이션 깊이로 감소시키는
    트랜지스터 형성 방법.
  28. 제 26 항에 있어서,
    상기 절연 층의 상기 하부절단 부분이 상기 이온빔의 전압을 감소시키는
    트랜지스터 형성 방법.
  29. 제 13 항에 있어서,
    상기 절연 층의 상기 하부절단 부분이 여기를 통과하는 상기 이온의 특성을 변화시키는
    트랜지스터 형성 방법.
  30. 제 29 항에 있어서,
    상기 절연 층의 상기 하부절단 부분은 상기 기판에 대한 상기 이온빔의 입사각을 변화시키는
    트랜지스터 형성 방법.
  31. 제 13 항에 있어서,
    한쪽의 전극이 상기 드레인 영역에 연결되어 있는 두 개의 전극을 갖는 캐패시터를 형성하는 단계를 더 포함하는
    트랜지스터 형성 방법.
  32. 제 31 항에 있어서,
    캐패시터를 형성하는 단계는
    상기 기판 안에 트렌치 캐패시터를 형성하는 단계를 포함하는
    트랜지스터 형성 방법.
  33. 트랜지스터를 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계,
    상기 기판의 표면에 게이트 산화물 층을 형성하는 단계,
    상기 게이트 산화물 층 위에 도전 층을 형성하는 단계,
    상기 도전 층 위에 절연 층을 증착하는 단계-여기서 상기 절연 층은 상기 절연 층을 통과하는 선택된 특성의 이온빔에 의해 임플랜트되는 도우펀트의 주입량을 감소시키기 위해서 선택되고, 상기 선택된 특성은 상기 이온빔에 의해 상기 기판 내에 임플랜트되는 사전 설정된 도우펀트의 주입량을 포함함-,
    상기 도전 층과 상기 절연 층을 상기 기판에 대해서 수직으로 확장되어 있는 게이트 스택으로 패턴닝하는 단계;
    상기 스택을 상기 패턴닝된 도전 층의 횡방향으로 노출된 부분을 선택적으로 제거하여 상기 기판의 게이트 채널 부분 위에 확장되어 있는 선택된 폭의 게이트 컨덕터를 형성하는 에칭을 하는 단계- 여기서 상기 에칭은 절연 층의 일 부분을 하부절단하고 상기 절연 층의 이러한 하부절단 부분은 상기 게이트 컨덕터 넘어서 확장되어있어 상기 기판의 표면으로부터 수직으로 간격이 있는 그리고 상기 기판의 상기 게이트 채널 부분에 인접한 상기 기판의 제 1 부분 위에 위치하는 오버행을 제공함-,
    상기 기판에 상기 이온빔을 향하게 함으로써 상기 기판의 상기 게이트 채널 부분에 인접한 기판 내에 상기 트랜지스터의 소스와 드레인 영역을 형성하는 단계를 포함하며,
    여기서 상기 소스와 드레인 영역은 상기 기판의 제 1 부분 및 상기 게이트 채널 부분으로부터 떨어져 있고 상기 기판의 상기 제 1 부분에 인접한 상기 기판의 제 2 부분을 포함하고,
    상기 이온빔이 상기 절연 층의 상기 하부절단 부분을 통과하여 상기 제 1 부분에 도달하여 상기 제 1 부분을 임플랜트하고, 상기 절연 층의 상기 하부절단 영역은 상기 이온빔에 의해서 상기 기판의 상기 제 1 부분 내에 임플랜트되는 상기 도우펀트의 도우즈를 사전 설정된 도우즈보다 더 작은 도우즈로 감소시키고,
    상기 이온빔은 실질적으로 상기 사전 설정된 도우즈로 상기 도우펀트를 제 2 부분에 임플랜트하는
    트랜지스터 형성 방법.
  34. 트랜지스터를 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계,
    상기 기판의 표면에 게이트 산화물 층을 형성하는 단계,
    상기 게이트 산화물 층 위에 도핑된 다결정 도전 층을 형성하는 단계,
    상기 도전 층 위에 선택된 두께의 실리콘 질화물(SiN) 절연 층을 증착하는 단계-여기서 상기 절연층의 두께는 절연 층을 통과하는 선택된 특성의 이온빔에 의해서 임플랜트되는 도우펀트의 주입량을 미리 정해진 비율로 감소시키기 위해 선택되며, 상기 선택된 특성은 상기 기판 내에 상기 이온빔에 의해서 임플랜트되는 상기 도우펀트의 미리정해진 주입량을 포함함-,
    상기 도전 층과 상기 절연 층을 상기 기판에 대해서 수직으로 확장되어 있는 게이트 스택으로 패턴닝하는 단계,
    상기 스택을 HBr 계 등방성 에칭하는 단계 - 여기서 상기 에칭이 패턴닝된 도전 층의 횡으로 노출된 부분을 선택적으로 제거하여 상기 기판의 게이트 채널 부분 위로 확장되어 있는 선택된 폭의 게이트 컨덕터를 형성하고, 상기 에칭이 상기 절연 층의 일 부분을 하부절단하여 T형태의 구조를 형성하고, 상기 절연 층의 이와 같은 하부절단 부분은 상기 게이트 컨덕터를 넘어서 확장되어 있어 상기 기판의 표면으로부터 수직으로 간격을 두고 있으며 상기 기판의 상기 게이트 채널 부분에 인접한 기판의 제 1 부분 위에 위치하는 오버행을 제공함-,
    상기 기판에 상기 이온빔을 조사 함으로써 상기 기판의 상기 게이트 채널 부분에 인접한 상기 기판 내에 상기 트랜지스터의 소스와 드레인 영역을 형성하는 단계를 포함하며
    상기 소스와 드레인 영역은 상기 기판의 상기 제 1 부분 및 상기 게이트 채널 부분으로부터 간격을 두고 상기 기판의 상기 제 1 부분에 인접한 상기 기판의 제 2 부분을 포함하고,
    상기 이온빔은 상기 절연 층의 상기 하부절단 부분을 통과해서 상기 제 1 부분에 도달하여 상기 제 1 부분을 임플랜트하고, 상기 절연 층의 상기 하부절단 부분은 상기 기판의 상기 제 1 부분에 상기 이온빔에 의해서 임플랜트되는 상기 도우펀트의 도우즈를 미리 정해진 도우즈 보다 더 적은 도우즈로 감소시키고,
    상기 이온빔은 실질적으로 상기 미리 정해진 도우즈로 상기 도우펀트를 상기 제 2 부분에 임플랜트하는
    트랜지스터 형성 방법.
  35. 트랜지스터를 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계,
    상기 기판의 표면에 게이트 산화물 층을 형성하는 단계,
    상기 게이트 산화물 층 위에 도전 층을 형성하는 단계,
    상기 도전 층 위에 절연 층을 증착하는 단계,
    상기 도전 층과 상기 절연 층을 상기 기판에 대해서 수직으로 확장되어 있는 게이트 스택으로 패턴닝하는 단계,
    상기 스택을 등방성의 에칭하는 단계-상기 에칭은 [T형태의 구조를 형성하는] 상기 패턴닝된 도전 층의 횡으로 노출된 부분을 제거하여 상기 절연 층의 일 부분을 하부절단하고, 이렇게 에칭된 도전층은 상기 기판의 게이트 채널 부분 위로 연장되어있고, 이와 같은 상기 절연층의 하부절단 부분은 상기 에칭된 도전 층을 넘어로 연장되어 있어 상기 기판의 표면 부분으로부터 수직으로 간격을 두고 있고 상기 기판의 상기 게이트 채널 부분에 인접한 기판의 부분 위에 위치하는 오버행을 제공함-,
    상기 기판 안에 도우펀트의 미리 정해진 도우즈를 임플랜트하고 상기 기판의 상기 게이트 채널 부분에 인접한 기판 내에 상기 트랜지스터의 소스와 드레인 영역을 형성하기 위해서 이온빔을 상기 기판에 조사하는 단계-여기서 상기 절연 층의 상기 하부절단 부분은 상기 게이트 채널 영역에 인접한 기판의 상기 부분에 임플랜트되는 상기 도우펀트의 도우즈를 감소시키고, 상기 소스와 드레인 영역은 상기 게이트 채널 영역에 인접한 상기 기판의 상기 부분과 상기 게이트 채널 영역으로부터 간격이 있고 상기 미리 정해진 도우즈로 임플랜트된 상기 기판의 부분을 포함하고 있는
    트랜지스터 형성 방법.
  36. 트랜지스터를 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계,
    상기 기판에 게이트 전극을 형성하는 단계-여기서 상기 게이트 전극은 유전 층, 도전 층 및 이온빔에 대해 반 투과성인 층을 포함함-,
    상기 반 투과성 층의 일 부분이 상기 도체 층을 넘어서 확장되도록 그리고 상기 기판의 일 부분을 덮도록 하기 위해서 상기 도체 층을 횡적으로 에칭하는 단계,
    상기 기판 안에 도우펀트의 미리 정해진 도우즈를 임플랜트하여 상기 트랜지스터의 상기 소스와 드레인 영역을 형성하기 위해서 상기 기판 쪽으로 이온 빔을 조사하여, 상기 연장되어있는 부분은 상기 기판의 상기 덮여있는 부분에 임플랜트
    되는 상기 도우펀트의 도우즈를 감소시켜 미리 정해진 도우즈로 임프랜트된 영역과 상기 감소된 도우즈로 임플랜트된 상기 덮인 영역을 포함하는 소스와 드레인 영역을 제공하는 단계를 포함하는
    트랜지스터 형성 방법.
  37. 기판에 트랜지스터를 제조하는 방법에 있어서,
    상기 기판에 게이트 전극을 형성하는 단계-여기서 상기 게이트 전극은 제 1 유전 층, 도체 층 및 이온빔에 대해 반 투과성인 제 2 유전체 층을 포함함-,
    상기 도체 층의 폭이 상기 제 2 유전체 층의 폭보다 선택된 양 만큼 작아질 때까지 도체층을 횡적으로 에칭하는 단계,
    상기 트랜지스터의 소스와 드레인 영역을 형성하기 위해서 상기 기판 안에 도우펀트의 미리 정해진 도우즈를 임플랜트하기 위하여 이온빔을 기판에 조사하는 단계를 포함하는
    트랜지스터 제조 방법.
  38. 트랜지스터에 있어서,
    (A) 반도체 기판,
    (B) 기판에 위치하는 패턴닝된 게이트-상기 게이트 전극은
    (i) 상기 기판의 제 1 부분에 위치하는 게이트 유전체 층,
    (ii) 상기 제 1 유전체 층에 위치하는 게이트 전극,
    (iii) 상기 게이트 전극 위에 위치하는 제 2 유전체 층-여기서 상기 제 2 유전체 층의 바깥쪽 부분은 상기 게이트 전극의 측벽들을 넘어서 횡적으로 확장되어있고 상기 기판의 하부의 제 2 부분을 오버행하고 있고, 이러한 상기 기판의하부의 제 2 부분은 상기 기판의 상기 제 1 부분에 인접함-을 포함함-,
    (C) 상기 게이트 전극의 상기 측벽에 그리고 상기 게이트 유전체의 측벽 위에 위치하는 제 3 유전체-이러한 제 3 유전체 층은 상기 기판의 상기 하부의 제 2 부분에 그리고 상기 기판의 상기 하부의 제 2 부분에 인접한 상기 기판의 제 3 부분에 확장되어있음-,
    상기 기판의 상기 하부의 제 2 부분 안에 위치하는 제 1 도핑 영역,
    상기 기판의 상기 제 3 부분 안에 위치하는 제 2 도핑 영역-이러한 제 1 및 제 2 도핑 영역은 서로 다른 도핑 농도를 가짐-을 포함하는
    트랜지스터.
  39. 제 38 항에 있어서,
    상기 제 1 도핑 영역의 상기 도핑 농도는 상기 제 2 도핑 영역의 상기 도핑 농도보다 작은
    트랜지스터.
KR10-2002-7007539A 1999-12-14 2000-12-13 단단계 임플랜테이션을 이용한 자체 정렬 엘디디를 이용하여 형성되는 트랜지스터 KR100497877B1 (ko)

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