KR100631279B1 - 고전압용 트랜지스터의 제조 방법 - Google Patents

고전압용 트랜지스터의 제조 방법 Download PDF

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Abstract

고전압용 트랜지스터의 제조 방법을 개시한다. 본 방법은, (a) 반도체 기판에 게이트 산화막, 다결정 실리콘층 및 실리콘 질화막을 차례로 형성하는 단계; (b) 상기 실리콘 질화막, 상기 다결정 실리콘층 및 상기 게이트 산화막을 포토리소그래피 공정 및 등방성 에칭 공정을 통해 패터닝하여 질화막 쉐이드 및 다결정 실리콘 게이트 전극을 형성하는 단계; (c) 상기 질화막 쉐이드을 이온 주입에 대한 장벽으로 하여 상기 기판에 불순물을 이온 주입함과 아울러 열처리함으로써 이중 확산 구조의 소스-드레인 확산 영역을 형성하는 단계; 및 (d) 상기 질화막 쉐이드를 제거하는 단계;를 포함한다. 그리하여, 실리콘 질화막을 불순물 주입시 방호막으로 사용함으로써, 스페이스 산화막을 형성하지 않고도 소스/드레인 확산 영역을 이중 확산 드레인 정션 구조로 형성할 수 있으며, 한번의 패턴 공정 및 이온 주입 공정을 통해 안정된 이중 확산 구조의 소스/드레인 확산 영역을 형성할 수 있다.

Description

고전압용 트랜지스터의 제조 방법{Manufacturing Method for High Voltage Transistor}
도 1a 내지 도 1d는 종래의 고전압용 CMOS 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 2a 내지 도 2d는 본 발명에 따른 고전압용 CMOS 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
본 발명은 고전압용 트랜지스터를 제조하기 위한 반도체 소자의 제조 방법에 관한 것으로서, 보다 자세하게는 소스/드레인 확산 영역에서의 이중 확산 드레인 정션 구조를 스페이스 산화막을 형성하지 않고 한번의 패턴 공정 및 이온 주입 공정을 통하여 형성할 수 있는 고전압용 트랜지스터의 제조 방법에 관한 것이다.
집적 회로가 고전압을 사용하는 외부 시스템을 직접 제어하는 경우, 집적 회로 내부에 외부 시스템의 고전압이 직접 걸리는 고전압 제어용 소자가 필요하다. 즉, 높은 브레이크 다운(Brake Down) 전압을 필요로 하는 회로에서 사용할 수 있는 고전압용 반도체 소자가 요구된다.
한편, CMOS(Complementary Metal Oxide Semiconductor)는 P-채널(Channel)과 N-채널 MOS를 하나의 회로에 동시에 구성하여 단위 트랜지스터의 기능을 발휘하게 한 집적 회로로서 소비 전력이 작은 장점을 가지고 있다. 여기서, 고전압용 CMOS 트랜지스터로 구성되는 반도체 소자는 일반적인 CMOS 트랜지스터의 제조 방법과 유사하게 제조되는데, 구체적인 제조 방법을 기판에 두개의 웰(Well)을 형성하는 이중 구조 공정에 기초하여 설명하면 다음과 같다.
먼저, 도 1a에 도시한 바와 같이, 웰 형성 공정을 통하여 기판에 N-웰(12) 및 P-웰(14)을 형성한다. 여기서, PMOS가 형성되는 N-웰(12) 및 NMOS가 형성되는 P-웰(14)은 각각 N형 도펀트(dopant) 및 P형 도펀트를 기판 내에 고에너지 이온 주입을 통하여 주입하고 고온에서 확산시켜 형성한다. 이 때, 고전압용 CMOS 트랜지스터를 형성하기 위하여는 일반 전압에서 사용하는 CMOS 트랜지스터에서 보다 웰을 깊게 형성하여야 한다. 다음으로, 트랜지스터의 정상적인 동작을 위하여 차단화(Isolation) 공정을 거친다. 차단화 공정은 일반적으로 이온 주입과 필드 산화막(Field Oxide; 16)을 형성하는 LOCOS 공정을 통해 진행된다.
이와 같이, 필드 산화막(16)을 형성한 후에는 얇은 산화막을 산화 공정을 통해 성장시킨 후 시간 지연 없이 그 위에 다결정 실리콘을 증착한다. 그 후, 마스크로 패턴을 형성하여 에칭함으로써 게이트 산화막(22a, 22b) 및 게이트 전극(24a, 24b)을 PMOS 영역 및 NMOS 영역에 각각 패터닝한다. 이렇게 형성된 게이트 산화막(22a, 22b) 및 게이트 전극(24a, 24b)을 도 1b에 나타내었다.
다음으로, 트랜지스터의 나머지 단자를 형성한다. 즉, N-웰(12) 측에 PMOS 용 소스/드레인 영역을 형성하기 위하여, 먼저 P-웰(14) 영역을 포토레지스트로 마스킹한 후 붕소(B)와 같은 P형 도펀트를 이온 주입 및 열처리함으로써 소스/드레인 영역(26a)을 형성한다. 반대로, P-웰(14) 측에 NMOS용 소스/드레인 영역을 형성하기 위하여, 먼저 N-웰(12) 영역을 포토레지스트로 마스킹한 후 인(P)과 같은 N형 도펀트를 이온 주입 및 열처리함으로써 소스/드레인 영역(26b)을 형성한다.
한편, 일반적으로 고전압용 트랜지스터의 소스 및 드레인 정션(junction)은 고전압에서 동작하게 되므로, 높은 브레이크 다운 전압을 얻기 위하여 이중 확산 드레인 정션(Double Diffusion Drain Juction) 구조로 형성된다.
이를 위하여, 드레인 영역 하부에 부 불순물을 주입함으로써 드레인과 동일한 도전형의 저농도층을 갖는 구조를 형성한다. 앞에서 설명한 N-웰(12) 및 P-웰(14)에서의 소스/드레인 영역(26a, 26b)의 이온 주입 공정은 부 불순물 주입 공정에 의하게 된다. 즉, 부 불순물 주입 공정을 통해 부 불순물을 주입한 후 열처리 공정에서 주입된 부 불순물을 확산시킬 때 게이트 아래로 많은 불순물이 확산된 저농도층(26a, 26b)이 형성된다.
이와 같이, N-웰(12) 및 P-웰(14)에 각각 저농도층의 소스/드레인 영역(26a, 26b)을 형성한 후에는 고농도층의 소스/드레인 확산 영역을 형성한다. 이와 같이 고농도층의 확산 영역을 형성하기 전에, 트랜지스터의 열화를 방지하기 위하여 각각의 게이트 전극용 다결정 실리콘(24a, 24b)의 측벽에 스페이스 산화막(28a, 28b)을 형성한다.
도 1c에는 각각의 N-웰(12) 및 P-웰(14)에 저농도층의 소스/드레인 영역(26a, 26b)을 형성한 후 게이트 전극(24a, 24b)의 측벽에 스페이스 산화막(28a, 28b)를 형성한 상태를 도시하였다. 또한, 도 1d에는 스페이스 산화막(28a, 28b)을 형성한 후에 고농도층의 소스/드레인 영역(27a, 27b)을 N-웰 및 P-웰 각각에 이온 주입 공정 및 열처리 공정을 통하여 형성한 상태를 도시하였다. 여기서, 고농도층의 소스/드레인 영역(27a, 27b)은 앞에서 설명한 저농도층의 형성 방법과 유사하게 진행되는데, N-웰(12) 또는 P-웰 중 어느 일방을 포토레지스트로 마스킹한 후에 오픈된 측의 웰에 이온 주입 및 열처리함으로써 형성한다. 고전압용 CMOS 트랜지스터의 경우 정션의 형성 위치가 게이트 전극의 아래에서 얼마나 겹치는가가 상당히 중요한 문제가 되는데, 특별한 경우에는 겹치지 않게 형성하여 고전압에도 트랜지스터가 동작할 수 있도록 한다.
다음으로, 트랜지스터를 보호하고 이를 외부에 연결하기 위한 공정을 진행한다. 즉, 위와 같이 각각의 웰(12, 14)에 트랜지스터 소자를 형성한 후 산화막 또는 BPSG 등의 유전체막을 형성하고, 트랜지스터의 4 단자를 외부에 연결하기 위하여 콘택 형성 공정 및 금속 공정을 통해 기본적인 고전압용 CMOS 트랜지스터를 제조한다.
이와 같은, 고전압용 CMOS 트랜지스터의 제조 방법에서는, 이중 확산 드레인 정션 구조를 형성하기 위하여 저농도층의 소스/드레인 확산 영역(26a, 26b)의 형성 공정, 스페이스 산화막(28a, 28b)의 형성 공정, 고농도층의 소스/드레인 확산 영역(27a, 27b)의 형성 공정을 거치게 된다. 따라서, 반도체 소자의 제조 공정이 복잡해지고 그에 따라 수율 저하가 야기된다.
본 발명은 상술한 문제를 해결하기 위한 것으로서, 소스/드레인 확산 영역을 이중 확산 드레인 정션 구조로 형성할 때 실리콘 질화막을 그 아래에 형성된 다결정 실리콘 게이트 전극 보다 큰 폭으로 형성하여 불순물 주입시 방호막으로 사용함으로써 한번의 패턴 공정 및 이온 주입 공정을 통해 안정된 소스/드레인 확산 영역을 형성하는 것을 목적으로 한다. 그리하여 반도체 소자의 제조 공정을 단순화시킬 수 있다.
본 발명의 다른 목적은, 스페이스 산화막을 형성하지 않고도 이중 확산 드레인 정션 구조를 형성할 수 있으므로, 그에 따라 다결정 실리콘 게이트 전극의 폭을 종래의 트랜지스터에서의 다결정 실리콘 게이트 전극의 폭 보다 크게 형성할 수 있는 고전압 CMOS 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다. 그리하여, 고전압용 반도체 소자의 제조 공정에 있어서, 게이트 전극의 크기 및 트랜지스터의 크기에 대한 설계상의 자유도가 증가할 뿐만 아니라, 게이트 전극에 대한 마스크를 크게 제작하여도 되므로 제조 비용의 측면에서 비용 절감을 꾀할 수 있다.
본 발명에 따른 고전압용 트랜지스터의 제조 방법은, (a) 반도체 기판에 게이트 산화막, 다결정 실리콘층 및 실리콘 질화막을 차례로 형성하는 단계; (b) 상기 실리콘 질화막, 상기 다결정 실리콘층 및 상기 게이트 산화막을 포토리소그래피 공정 및 등방성 에칭 공정을 통해 패터닝하여 질화막 쉐이드 및 다결정 실리콘 게 이트 전극을 형성하는 단계; (c) 상기 질화막 쉐이드을 이온 주입에 대한 장벽으로 하여 상기 기판에 불순물을 이온 주입함과 아울러 열처리함으로써 이중 확산 구조의 소스-드레인 확산 영역을 형성하는 단계; 및 (d) 상기 질화막 쉐이드를 제거하는 단계;를 포함한다.
그리하여, 실리콘 질화막을 불순물 주입시 방호막으로 사용함으로써, 스페이스 산화막을 형성하지 않고도 소스/드레인 확산 영역을 이중 확산 드레인 정션 구조로 형성할 수 있으며, 한번의 패턴 공정 및 이온 주입 공정을 통해 안정된 이중 확산 구조의 소스/드레인 확산 영역을 형성할 수 있다.
본 발명에 따른 고전압용 CMOS 트랜지스터의 제조 방법은 다음과 같다.
먼저, 반도체 기판 상에 두개의 웰을 형성하는 방법은 종래의 방법과 유사하다. 즉, 도 2a에 도시한 바와 같이, 웰 형성 공정을 통하여 기판에 N-웰(12) 및 P-웰(14)을 형성한다. 여기서, PMOS가 형성되는 N-웰(12) 및 NMOS가 형성되는 P-웰(14)은 각각 N형 도펀트(dopant) 및 P형 도펀트를 기판 내에 고에너지 이온 주입을 통하여 주입하고 고온에서 확산시켜 형성한다. 이 때, 고전압용 CMOS 트랜지스터를 형성하기 위하여는 일반 전압에서 사용하는 CMOS 트랜지스터에서 보다 웰을 깊게 형성하여야 한다. 다음으로, 트랜지스터의 정상적인 동작을 위하여 LOCOS 공정을 통해 필드 산화막(Field Oxide; 16)을 형성한다.(도 2a 참조)
그 후, 트랜지스터의 스위치로 사용할 게이트의 절연막인 게이트 산화막을 산화 공정을 통해 형성하고, 그 위에 오염 등을 방지하기 위하여 시간 지연 없이 게이트용 다결정 실리콘을 증착한다. 다결정 실리콘을 증착한 후에는 그 위에 실 리콘 질화막을 형성한다. 여기의 실리콘 질화막은 후에 소스/드레인 확산 영역을 형성하기 위한 불순물 주입을 선택적으로 막는 방호벽으로서의 역할을 수행하게 된다. 한편, 실리콘 질화막을 다결정 실리콘층 위에 형성하기 전에 산화막을 형성한다. 여기의 산화막은 질화막이 다결정 실리콘층에 대하여 스트레스를 미칠 수 있으므로 이를 방지하기 위한 버퍼층으로 기능한다.
이와 같이 다결정 실리콘층 위에 실리콘 질화막(또는 버퍼층 및 실리콘 질화막)을 차례로 형성한 후, 포토리소그래피 공정 및 에칭 공정을 통하여 게이트 산화막, 다결정 실리콘, 실리콘 질화막(또는 버퍼층 및 실리콘 질화막)을 패터닝한다.
이 때, 게이트 전극으로 사용할 다결정 실리콘의 패턴의 폭은 일반적인 게이트 전극의 폭의 두배만큼 크게 형성하여도 무방하다. 후에 설명하겠지만, 본 발명에서는 스페이스 산화막을 형성하지 않으므로, 이와 같이 다결정 실리콘 게이트의 폭을 보다 크게 형성하여도 종래의 트랜지스터와 동일한 크기로 제조할 수 있다.
도 2b에는 상술한 공정을 통해 형성된 게이트 산화막(22a, 22b), 다결정 실리콘 게이트 전극(24a, 24b), 버퍼 산화막(23a, 23b) 및 실리콘 질화막(25a, 25b)을 도시하였다. 여기서, 위와 같은 패턴을 형성하기 위하여 등방성(Isotropic) 에칭을 이용하는 것이 바람직하고, 습식 에칭 공정에 의하는 것이 더욱 바람직하다. 그리하여, 실리콘 질화막의 하부에서 아래쪽으로 에칭되는 양과 측면쪽으로 에칭되는 양이 균일하게 유지되면서 에칭이 되도록 한다. 등방성 에칭을 이용하면, 실리 콘 질화막은 다결정 실리콘 게이트 전극(24a, 24b) 보다 크게 형성될 수 있으므로, 다결정 실리콘 게이트 전극(24a, 24b) 위에 갓 모양의 질화막 쉐이드(25a, 25b)가 형성된다.
다음으로, 고전압 CMOS 트랜지스터의 소스/드레인 확산 영역을 형성하기 위하여 불순물 주입 공정을 실시한다. 여기의 불순물 주입 공정은 N-웰(12) 및 P-웰(14) 중 어느 하나의 웰 영역을 포토레지스트로 마스킹한 후에 오픈된 측의 웰 영역에 해당하는 불순물을 이온 주입 및 열처리를 통해 소스/드레인 영역을 형성하게 된다.
도 2c에는 질화막 쉐이드(25a, 25b)를 방호벽으로 사용하여 불순물을 이온 주입 및 열처리함으로써 각각의 웰(12, 14)에 소스/드레인 영역을 형성한 상태를 도시하였다. 불순물의 이온 주입 공정에서, 주입되는 불순물이 게이트 패턴에서 갓 모양으로 양측으로 돌출되어 있는 질화막 쉐이드(25a, 25b)로 인하여 게이트에서 멀리 떨어져서 주입된다. 이렇게 질화막 쉐이드(25a, 25b)로 인해 게이트(24a, 24b)로부터 머리 떨어져서 주입된 불순물은 고농도층의 소스/드레인 확산 영역(27a, 27b)을 형성하게 된다.
한편, 불순물은 질화막 쉐이드(25a, 25b)를 통과하여 주입될 수 있는데, 이 경우 상당량의 불순물이 질화막 쉐이드(25a, 25b)로 차단된다. 따라서 게이트 전극(24a, 24b)의 근처에서는 질화막 쉐이드(25a, 25b)로 인하여 소량의 불순물이 주입되는데, 이렇게 주입된 소량의 불순물은 웰에 깊게 주입되지 않으므로 저농도층의 소스/드레인 확산 영역(26a, 26b)을 형성하게 된다.
종래에는 이중 확산 드레인 정션을 형성하기 위하여 부 불순물 주입 공정, 스페이스 산화막 형성 공정 및 주 불순물 주입 공정 등을 행하여야 했고, 이를 위해 패터닝 공정, 산화물 형성 공정, 이온 주입 공정, 열처리 공정 등을 여러 번 행하였다. 그러나, 본 발명에 따르면, 스페이스 산화막을 형성하지 않고도 안정된 이중 확산 드레인 정션 구조를 형성할 수 있다.
다음으로, 다결정 실리콘 게이트 전극(24a, 24b) 위에 형성된 질화막 쉐이드(25a, 25b) 및 버퍼 산화막(23a, 23b)을 제거한다. 이 경우 일반적으로 사용하는 습식 에칭에 의하여도 무방하다. 이렇게 형성된 스페이스 산화막이 없는 다결정 실리콘 게이트 전극을 도 2d에 도시하였다.
한편, 보다 안정된 이중 확산 구조의 소스/드레인 정션을 형성하기 위하여, 질화막 쉐이드의 제거 후에 추가적인 불순물 주입 공정을 더 진행하는 것도 가능하다. 이 경우, 에너지가 약한 이온 주입 공정을 통하여 소스/드레인 영역에 불순물을 주입하면 게이트 전극으로 사용하는 다결정 실리콘의 하부에서 안전하게 겹쳐있는 정션을 형성할 수 있다.
이 후의 공정은 종래와 유사한 방식으로 진행된다. 즉, 트랜지스터의 보호를 위하여 절연막을 형성한 다음에 트랜지스터의 각 단자를 외부로 연결하기 위하여 컨택 공정 및 금속 공정 등을 실시함으로써 반도체 소자를 완성하게 된다.
본 발명에 따르면, 소스/드레인 확산 영역을 이중 확산 드레인 정션 구조로 형성함에 있어서, 실리콘 질화막을 다결정 실리콘 게이트 위에 추가로 형성하고 이 를 불순물 주입시 방호막으로 사용함으로써, 한번의 패턴 공정 및 이온 주입 공정을 통해 안정된 소스/드레인 확산 영역을 형성할 수 있다. 그리하여 반도체 소자의 제조 공정을 보다 단순화시킬 수 있다.
또한, 게이트 전극에 형성된 실리콘 질화막의 패턴 크기를 조절하여 게이트 전극과 소스/드레인 확산 영역이 중첩되는 영역에서의 불순물의 농도를 조절할 수 있으므로, 트랜지스터를 열화시키는 원인인 핫 캐리어 효과(Hot Carrier Effect)를 최소화할 수 있다.
또한, 본 발명에 따르면, 스페이스 산화막을 형성하지 않고도 이중 확산 드레인 정션 구조를 형성할 수 있으므로, 그에 따라 다결정 실리콘 게이트 전극의 폭을 종래의 트랜지스터에서의 다결정 실리콘 게이트 전극의 폭 보다 크게 형성할 수 있다. 그리하여, 고전압용 반도체 소자의 제조 공정에 있어서, 게이트 전극의 크기 및 트랜지스터의 크기에 대한 설계상의 자유도가 증가할 뿐만 아니라, 게이트 전극에 대한 마스크를 크게 제작하여도 되므로 제조 비용의 측면에서 비용 절감을 꾀할 수 있다.
지금까지 본 발명에 따른 고전압용 트랜지스터의 제조 방법에 대하여 바람직한 실시예를 기초로 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로, 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (5)

  1. (a) 반도체 기판에 게이트 산화막, 다결정 실리콘층 및 실리콘 질화막을 차례로 형성하는 단계;
    (b) 상기 실리콘 질화막, 상기 다결정 실리콘층 및 상기 게이트 산화막을 포토리소그래피 공정 및 에칭 공정을 통해 패터닝하여 질화막 쉐이드 및 다결정 실리콘 게이트 전극을 형성하되, 상기 질화막 쉐이드의 패턴 폭을 상기 다결정 실리콘 게이트 전극의 폭보다 크게 형성하는 단계;
    (c) 상기 질화막 쉐이드을 이온 주입에 대한 장벽으로 하여 상기 기판에 불순물을 이온 주입함과 아울러 열처리함으로써 이중 확산 구조의 소스-드레인 확산 영역을 형성하는 단계; 및
    (d) 상기 질화막 쉐이드를 제거하는 단계;를 포함하는 것을 특징으로 하는 고전압용 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 (a) 단계에서 상기 다결정 실리콘층 및 상기 실리콘 질화막 사이에 버퍼 산화막을 형성하는 것을 특징으로 하는 고전압용 트랜지스터의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제1항 또는 제2항에 따른 방법에 의해 제조된 고전압용 트랜지스터.
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