KR100674647B1 - 고전압용 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 다층 금속 배선에서의 바이폴라 오픈 베이스 특성을 이용한 고전압용 반도체 소자의 제조 방법에 관한 것이다. 여기에 개시되는 고전압용 반도체 소자의 제조 방법은 반도체 기판에 고전압 소자 영역과 저전압 소자 영역을 형성하고, 측벽에 스페이스가 형성된 게이트 전극과, 불순물이 이온 주입된 소오스/드레인 영역을 형성하는 단계와, 반도체 기판 위 전면에 제 1 PMD(Preferential Metal Deposition) 막을 형성하는 단계와, 고전압 소자 영역에 제 1 PMD 막을 패터닝하여 제 1 콘택 홀을 형성하는 단계와, 제 1 콘택 홀에 제 1 PMD 막보다 두껍게 제 1 금속층을 증착하는 단계와, 제 1 금속층이 형성된 반도체 기판 위에 제 2 PMD 막을 증착하는 단계와, 제 2 PMD 막을 저전압 소자 영역의 반도체 기판과, 상기 제 1 금속층이 노출되도록 패터닝하여 제 2 및 제 3 콘택 홀을 형성하는 단계 및 반도체 기판 전면에 이온 주입하여 제 2 금속층을 증착하고, 제 2 및 제 3 콘택 홀에 금속 배선이 형성되도록 패터닝한다.
고전압용 반도체 소자, 바이폴라 트랜지스터, 오픈 베이스, 다층 금속 배선
Description
도 1a 내지 도 1i는 본 발명에 따른 다층 금속 배선 구조와 바이폴라 오픈 베이스 특성을 이용한 반도체 소자의 제조 공정 수순을 나타내는 단면도들이다.
* 도면의 주요 부분에 대한 부호 설명 *
2 : 반도체 기판 4 : 게이트 산화막
6 : 게이트 전극 8 : 스페이서
10, 14 : PMD 막 12, 18 : 금속층
16 : 포토레지스터
본 발명은 반도체 소자 제조 방법에 관한 것으로, 좀 더 구체적으로는 다층 금속 배선에서의 바이폴라 오픈 베이스(bipolar open based) 특성을 이용한 고전압용 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 고전압용 반도체 소자는 예를 들어, 모터 구동 등의 고전압 또는 고전류 출력을 필요로 하거나, 또는 외부 시스템에서 고전압 입력이 존재하는 경우 에 주로 사용된다.
그리고 고전압용 반도체 소자의 내부 회로는 고전압이 필요없는 경우가 대부분이기 때문에 통상의 경우에 고전압용 반도체 소자는 고전압 구동 부분과 저전압 구동 부분이 온 칩(on chip) 상에 동시에 존재한다.
그리고 대다수의 경우가 게이트 전극에는 저전압 입력이 가해지고, 드레인 쪽에만 고전압이 인가되는 구조를 가지고 있다. 이런 경우에 고전압 소자의 파괴 전압(breakdown voltage)을 높이기 위한 소자 구조 변경이 필요하다.
통상의 경우, 고전압용 반도체 소자는 고전압 구동 부분과 저전압 구동 부분이 온 칩 상에 존재하며, 고전압 소자에의 전압 인가 양상이 게이트 전극에는 저전압이 인가되고, 드레인 전극에만 고전압이 인가되는 경우에 저전압 구동 부분과 고전압 구동 부분을 동시에 형성하기 위하여 저전압 소자의 제조 공정에 기반을 두고 고전압을 수용할 수 있도록 소자 구조를 변경하게 된다.
일반적으로 높은 파괴 전압을 얻기 위하여 접합의 경우는 저농도의 깊은 접합을 갖도록 구성함으로서 소자의 면적이 증가하게 되어 소자의 집적도가 감소되는 요인으로 작용한다.
또한 게이트 산화막으로 경우, F-N(Fowler-Nordheim) 터널링이 발생하지 않도록 하기 위하여 두께운 두께로 형성한다.
그러므로 저전압 소자 구조에 기초한 경우는 웰 구조 및 게이트 산화막의 두께를 두껍게 형성해야 한다.
즉, 서로 다른 웰을 구성하는 공정이 필요하며, 접합 파괴 전압을 최적화하 기 위한 많은 시뮬레이션 및 실험이 필요하다. 또한 게이트 산화막을 두가지 이상의 두께로 형성해야 하기 때문에 2 스텝 게이트 산화 공정 기술을 사용해야 한다. 이 과정에서 게이트 산화 공정이 복잡해지고 산화막의 신뢰성 확보에도 상당히 어려움이 따르게 된다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 다층 금속 배선에서의 바이폴라 오픈 베이스 특성을 이용한 고전압용 반도체 소자의 제조 방법을 제공하는데 있다.
고전압 소자에서 접합 도핑 구조를 변경해야 하는 문제는 근본적으로 드레인 접합에 가해지는 고전압이 매우 높기 때문이다. 그러므로 저농도 깊은 접합을 형성하여 전압 강하를 유도하고, 이에 따라 접합 양단에 가해지는 전기장의 크기를 임계값보다 작게 유지함으로서, 높은 파괴 전압을 얻게 된다. 여기서 일반적인 임계 전기장의 크기는 약 1E5 V/cm 정도이다.
그리고 게이트 전극의 경우도 드레인 전극에 가해지는 전압과 게이트 전극에 가해지는 전압 간의 차이에 따라서 GIDL(Gate Induced Drain Leakage) 현상에 의한 파괴 전압 등을 감소시키고, 원할한 래터럴 공핍층을 확보하기 위한 게이트 산화막의 두께도 조절이 용이하다.
이러한 현상에 대한 근원적인 문제를 다시 정리하면, 만일 어떤 방법을 사용하여 금속 배선에서 드레인 접합으로 연결되는 전압을 충분히 낮출 수 있다면, 굳이 고전압 소자용 웰, 드레인 도핑 구조, 게이트 전극의 두께 조절 등으로 인하여 무리하게 제조 공정을 변경할 필요가 없다.
따라서 본 발명에서는 이와 같은 점을 착안하여 금속 배선과 드레인 전극 간에 적절히 펀치스루(punchthrough) 전압이 조절되는 베이스-오픈 바이폴라 트랜지스터를 위치시켜 드레인 접합에 인가되는 전압을 강하시킴으로써 고전압을 수용할 수 있도록 한다.
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 고전압용 반도체 소자의 제조 방법은 반도체 기판에 고전압 소자 영역과 저전압 소자 영역을 형성하고, 측벽에 스페이스가 형성된 게이트 전극과, 불순물이 이온 주입된 소오스/드레인 영역을 형성하는 단계와, 상기 반도체 기판 위 전면에 제 1 PMD(Preferential Metal Deposition) 막을 형성하는 단계와, 상기 고전압 소자 영역에 상기 제 1 PMD 막을 패터닝하여 제 1 콘택 홀을 형성하는 단계와, 상기 제 1 콘택 홀에 상기 제 1 PMD 막보다 두껍게 제 1 금속층을 증착하는 단계와, 상기 제 1 금속층이 형성된 반도체 기판 위에 제 2 PMD 막을 증착하는 단계와, 상기 제 2 PMD 막을 상기 저전압 소자 영역에 상기 반도체 기판과, 상기 제 1 금속층이 노출되도록 패터닝하여 제 2 및 제 3 콘택 홀을 형성하는 단계 및 상기 반도체 전면에 이온 주입하여 제 2 금속층을 증착하고, 상기 제 2 및 제 3 콘택 홀에 금속 배선이 형성되도록 패터닝한다.
이 때, 상기 제 1 PMD 막은 USG 막 또는 TEOS 막을 약 500 ~ 1000 Å의 두께로 형성하고, 상기 제 1 금속층은 비정질 실리콘막 또는 폴리 실리콘막을 약 2000 ~ 4000 Å 의 두께로 형성하며, 상기 제 2 PMD 막은 PSG 또는 BPSG 막을 상기 제 1 금속층을 충분히 덮을 수 있는 두께로 형성하는 것이 바람직하다.
따라서 본 발명은 다층 금속 배선에서의 바이폴라 트랜지스터의 오픈 베이스(open based) 특성을 갖는 반도체 물질을 고전압 소자의 드레인 영역에 형성함으로서, 전압 강화를 이용하여 전압 양단에 걸리는 전기장의 세기를 임계값보다 작게 하여 높은 항복 전압을 유도하는 반도체 소자의 제조 방법이다.
특히, 래터럴(lateral)한 고농도 불순물 농도를 최소화하고 GIDL(Gate Induced Drain Leakage)를 최소화하는 고전압 반도체 소자의 제조 방법으로, 저전압 반도체 소자의 제조 방법에서는 약간의 추가 공정을 필요로 하여 고전압용 반도체 소자와 저전압용 반도체 소자를 온 칩 화하는 반도체 소자의 제조 방법이다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 다층 금속 배선 구조와 오픈 베이스(open based) 바이폴라 트랜지스터의 특성을 이용한 반도체 소자의 제조 공정 수순을 나타내는 단면도들이다.
도 1a를 참조하면, 반도체 기판(2)에 게이트 산화막(4)을 증착하고, 고전압 소자 영역과 저전압 소자 영역을 형성하고, 반도체 기판의 고전압 소자와 저전압 소자의 모든 영역에서의 게이트 패터닝 공정을 실시하여 게이트 전극(6)을 형성한다.
도 1b를 참조하면, 모든 영역에서의 게이트와 소오스 및 드레인을 연결하는 저농도 불순물을 이온 주입하고, 게이트 전극(6)의 측벽에 질화막을 이용하여 스페이서(8)를 형성한다. 이어서 소오스/드레인에 고농도 불순물을 이온 주입한다.
도 1c를 참조하면, 반도체 기판(2) 전면에 소자와 금속 배선을 분리하기 위한 제 1 PMD(Preferential Metal Deposition) 막(10)을 형성한다. 이 때, 제 1 PMD 막(10)은 USG 또는 TEOS 막을 약 500 ~ 1000 Å의 두께로 형성한다.
도 1d를 참조하면, 소자에서 고전압이 인가되는 영역과 금속 배선을 연결하기 위해 상기 제 1 PMD 막(10)을 감광막과 식각 공정을 이용하여 고전압 영역의 드레인 전극과 금속 배선을 연결하는 제 1 콘택 홀을 형성한다. 이 때 감광막은 약 0.5 ㎛ 정도의 두께로 일반적인 감광막의 두께보다 작게 적층하여 진행한다. 그리고 식각 공정은 건식 또는 습식 식각 공정 중 어느 하나를 이용하여 진행한다.
도 1e를 참조하면, 금속 배선으로 사용되는 제 1 금속층(12)을 증착한 후, 감광막과 식각 공정을 이용하여 원하는 영역(예컨대, 고전압 영역의 드레인 전극 연결 부분)을 패터닝하여 콘택 플러그(12)를 형성한다. 이 때, 사용되는 마스크는 제 1 콘택 홀을 형성하는 공정에서 사용되는 마스크와 반대 타입의 것을 이용한다. 또한 제 1 금속층은 드레인 영역에 인가되는 고전압에 대응하여 달라질 수 있으며, 비정질 실리콘막 또는 폴리 실리콘막을 이용한다. 두께 또한 달리할 수 있으나, 이 실시예에서는 약 2000 ~ 4000 Å 의 두께로 하는 것이 적합하다.
도 1f를 참조하면, 소자와 금속 배선을 분리하기 위한 제 2 PMD 막(14)을 증착한다. 이 때, 제 2 PMD 막(14)은 PSG 또는 BPSG 막을 이용하며 상기 제 1 금속층(12)과 상기 제 1 PMD 막(10)을 충분히 덮을 수 있는 두께로 증착한다.
도 1g를 참조하면, 감광막과 식각 공정을 이용하여 소자 및 제 1 금속층(12)을 연결하기 위한 제 2 콘택 홀을 저전압 영역에 형성한다. 이 때, 원하는 소자의 디자인 설계에 따라 식각 공정이 결정되며, 예컨대 후속 공정에서 제 2 금속층의 금속 종류에 따라 건식 식각 공정을 이용한다.
도 1h를 참조하면, 감광막과 이온 주입 공정으로 제 3 콘택 홀을 상기 제 1 콘택 홀에 전기적으로 연결되도록 상기 고전압 영역에 형성한다. 즉, 상기 제 2 콘택 홀을 충분히 덮도록 포토레지스터(16)를 증착하고, 이를 패터닝하여 상기 제 3 콘택 홀을 형성한다. 그리고 상기 포토레지스터(16)를 제거하고 후속 공정에 의하여 상기 제 2 및 제 3 콘택 홀에 금속층이 증착되도록 한다.
즉, 도 1i를 참조하면, 상기 제 2 및 제 3 콘택 홀이 형성된 반도체 기판(2) 전면에 제 2 금속층(18)을 증착한다. 이 때 소자가 원하는 범위의 동작 전압을 확보하기 위하여 이온 주입의 종류가 다양화할 수 있다. 예를 들어, NMOS 타입인 경우, 포스포러스 또는 아세닉 등을 사용하며, PMOS 타입인 경우에는 보론(B11) 또는 BF 등을 사용한다.
이어서 상기 제 2 금속층(18)을 패터닝하여 상기 제 2 및 제 3 콘택 홀에 금속 배선을 형성한다.
일반적으로 저전압 트랜지스터의 드레인 단자의 콘택 영역을 통하여 베이스 오픈 바이폴라 트랜지스터가 연결되는 구조임을 알 수 있다. 바이폴라 정션 트랜지스터에서 베이스 오픈 인 경우, 그렇지 않은 경우보다 파괴 전압 및 전기장의 크기가 큰 것이 일반적이다.
따라서 본 발명은 베이스 오픈 상태에서의 순방향 및 역방향 모드 블로킹 특성을 이용한 것으로, 트랜지스터의 턴 오프 상태에서 고전압이 인가되는 경우에 에 미터/베이스 간의 역방향 모드 상태에서 증착 영역을 형성하여, 선택적으로 흡수하여 드레인 접합에 가해지는 전압을 약화시키는 역할을 수행함으로써, 고전압을 수용할 수 있다.
상술한 바와 같이, 본 발명의 고전압용 반도체 소자의 제조 방법은 저전압 반도체 소자와 고전압 반도체 소자를 온 칩 화 함에 있어서, 약간의 추가 공정을 실시하여 구현되는데, 특히 고전압 소자의 드레인 영역에서 바이폴라 트랜지스터의 오픈 베이스 특성으로 얻을 수 있는 전압 강하를 유도하여 전기장의 세기를 임계값보다 작게 유도하여 높은 항복 전압을 확보할 수 있다.
또한 저농도 불순물 접합을 최대로 하여 래터럴 전기장 영역을 작게 하여 접합으로 연결되는 전압을 약화시킬 수 있을 뿐만 아니라, 오픈 베이스 영역으로 사용되어지는 반도체 막을 PMD 증착 전에 실시함으로써, 반도체 기판 손상을 줄일 수 있으며, 반도체 막의 두께를 조절하거나 후속 이온 주입 공정에 대응하여 다양한 종류의 전압 강하를 유도할 수 있다.
Claims (4)
- 반도체 기판에 고전압 소자 영역과 저전압 소자 영역을 형성하고, 측벽에 스페이스가 형성된 게이트 전극과, 불순물이 이온 주입된 소오스/드레인 영역을 형성하는 단계와;상기 반도체 기판 위 전면에 제 1 PMD(Preferential Metal Deposition) 막을 형성하는 단계와;상기 고전압 소자 영역에 상기 제 1 PMD 막을 패터닝하여 제 1 콘택 홀을 형성하는 단계와;상기 제 1 콘택 홀에 상기 제 1 PMD 막보다 두껍게 제 1 금속층을 증착하는 단계와;상기 제 1 금속층이 형성된 반도체 기판 위에 제 2 PMD 막을 증착하는 단계와;상기 제 2 PMD 막을 상기 저전압 소자 영역에 상기 반도체 기판과, 상기 제 1 금속층이 노출되도록 패터닝하여 제 2 및 제 3 콘택 홀을 형성하는 단계 및;상기 반도체 전면에 이온 주입하여 제 2 금속층을 증착하고, 상기 제 2 및 제 3 콘택 홀에 금속 배선이 형성되도록 패터닝하는 단계를 포함하는 것을 특징으로 하는 고전압용 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 PMD 막은 USG 막 또는 TEOS 막을 500 ~ 1000 Å의 두께로 형성하는 것을 특징으로 하는 고전압용 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속층은 비정질 실리콘막 또는 폴리 실리콘막을 2000 ~ 4000 Å 의 두께로 형성하는 것을 특징으로 하는 고전압용 반도체 소자의 제조 방법.
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