KR100238644B1 - 에스오아이 소자 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000010410 layer Substances 0.000 claims abstract description 78
- 239000012535 impurity Substances 0.000 claims abstract description 60
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 41
- 239000010703 silicon Substances 0.000 claims abstract description 41
- 239000002184 metal Substances 0.000 claims abstract description 40
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
본 발명은 에스오아이 소자 및 그 제조방법이 개시된다.
개시된 본 발명은, 제 1 불순물 영역과, 제 2 불순물 영역을 포함하는 핸들링 웨이퍼와, 핸들링 웨이퍼 상부의 베리드 산화막과, 상기 베리드 산화막 상부에 실리콘 디바이스층이 구비된 SOI 기판; 상기 SOI 기판의 실리콘 디바이스층에 N모스 영역과 P모스 영역을 한정하는 소자 분리막; 상기 N모스 영역과 P모스 영역에 각각에 형성되는 게이트 전극; 상기 게이트 전극 양측에 형성되는 N모스 및 P모스의 소오스, 드레인 영역; 상기 실리콘 디바이스층 상부에 형성되고, 상기 N모스 및 P모스의 소오스, 드레인 영역을 노출되도록 하는 홀을 구비한 층간 절연막; 상기 노출된 N모스 및 P모스의 소오스, 드레인 영역과 콘택되며, 층간 절연막 상부에 형성되는 금속 배선을 포함하여, 상기 금속 배선증, N모스의 소오스 영역과 콘택되는 금속 배선은, 상기 베리드 산화막을 통과하여, 핸들링 웨이퍼의 제 1 불순물 영역과도 콘택되고, 상기 P모스의 소오스 영역과 콘택되는 금속 배선은 베리드 산화막을 통과하여, 핸들링 웨이퍼의 제 2 불순물 영역과 콘택되는 것을 특징으로 한다.
Description
본 발명은 에스오아이(silicon on insulator : 이하 SOI) 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, SOI 기판에 형성되는 C모스 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 CMOS 트랜지스터의 제조공정에서, 소자 분리는 소자간의 분리 및 CMOS 트랜지스터의 래치 업 현상을 방지하기 위하여, 큰 면적을 확보하도록 형성된다. 이때, 증가되는 분리 영역은 칩 면적을 감소시키고, 고집적화를 저해하는 요소가 된다.
따라서, 종래에는 이와같은 문제점을 해결하기 위한 SOI 소자가 제안되었다.
이러한 SOI 소자는, 실리콘 핸들링 웨이퍼와, 디바이스용 실리콘 웨이퍼 사이에 소정 두께의 베리드 절연층이 샌드위치된 SOI 기판에 형성되는 반도체 소자로서, 완전한 소자 분리를 이루므로, C모스 트랜지스터의 래치업 현상이 방지되고, 소자의 고속 동작이 가능하게 된다.
이러한 SOI 기판에 형성되는 MOSFET는 4개의 터미널 즉, 게이트, 소오스, 드레인, 바디(body)의 전극을 갖는 벌크(bulk) 트랜지스터에 비하여, 바디에 대한 콘택이 필요치 않아, 3개의 터미널 즉, 게이트, 소오스, 드레인이 구비되어, 칩 사이즈를 감소시킬 수 있다.
또한 SOI 기판상에 형성되는 트랜지스터는 소오스, 드레인 전극이 베리드 산화막과 접하게 되어, 접합 캐패시턴스와 누설 전류가 거의 존재하지 않고, 단순히 채널 영역과 접합 부분에서만 소량의 접합 캐패시턴스 및 누설 전류가 존재하므로 전체적인 접합 캐패시턴스와 누설 전류가 현저히 감소된다.
여기서, 종래의 SOI 기판에 C모스 트랜지스터를 형성하는 방법은 첨부 도면 도 1을 참조하여 자세히 설명하도록 한다.
도 1에 도시된 바와 같이, 핸들링 웨이퍼(1) 상부에 베리드 산화막(2)과, 실리콘 디바이스층(도시되지 않음)이 적층된 SOI 기판(100)이 제공된다. 그후, SOI 기판(100)의 실리콘 디바이스층은 N모스 영역(NN1,NN2)과, P모스 영역(PP1,PP2)을 한정하도록 소자 분리막(4)이 형성되고, N모스 영역의 실리콘 디바이스층에는 N형의 불순물이 이온 주입되어 N채널층(3N)이 형성된후, P모스 영역의 실리콘 디바이스층에는 P형의 불순물이 이온 주입하여 P채널층(3P)이 형성된다.
그리고나서, N모스 영역(NN1,NN2)과, P모스 영역(PP1,PP2) 각각에 게이트 절연막(5)과 게이트 전극(6)이 형성된다음, 게이트 전극(6) 양측에 N모스 영역(NN1,NN2)에는 N형의 불순물이 이온 주입되어, N모스의 소오스 및 드레인 영역(7A,7B)이 형성되고, P모스 영역(NN1,NN2)에는 P형의 불순물이 이온 주입되어, N모스의 소오스 및 드레인 영역(8A, 8B)이 형성되어, N 모스 및 P모스 트랜지스터(이하 모스)가 완성된다.
그후, N 모스 및 P모스가 형성된 SOI 기판(100) 상부에 층간 절연막(9)이 형성되고, N 모스 및 P 모스의 소오스(7A, 8A) 및 드레인 영역(7B, 8B)이 노출되도록 층간 절연막(9)이 식각되어, 콘택홀이 형성된다.
이어서, 노출된 N 모스 및 P 모스 트랜지스터의 소오스(7A, 8A) 및 드레인 영역(7B, 8B)과 콘택되도록 층간 절연막(9) 상부에 금속막이 증착된후, 소정 부분 패터닝하여, 금속 배선(10A, 10B, 10C, 10D)이 형성된다. 이때, 금속 배선(10A)은 N모스의 소오스 영역과 콘택되는 금속 배선이고, 금속 배선(10B)은 N모스의 드레인 영역과 콘택되는 금속 배선이며, 금속 배선(10C)은 P모스의 소오스 영역과 콘택되는 금속 배선이고, 금속 배선(10D)은 P모스의 드레인 영역과 콘택되는 금속 배선이다.
그러나, 종래 기술에 따르면, 상기 금속 배선에는 Vdd 전원과, Vss 전원이 해당 금속 배선에 인가된다. 이때, 전원 라인(Vdd, Vss)은 반도체 장치에서, 큰 밀도를 차지하고 있어, 고집적화되어 가는 현재의 반도체 소자의 배선 밀도가 증가시키는 원인으로 작용한다.
이로 인하여, 제조 공정시, 인접 전원 라인간의 쇼트가 발생되기 쉬어, 반도체 소자의 제조 수율을 증대시키게 된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, N모스의 소오스 전극과, P모스의 드레인 전극을 핸들링 웨이퍼과 콘택되도록 하므로서, SOI 기판에 형성되는 반도체 소자의 배선 밀도를 최소화하는 SOI 소자를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 상기와 같은 SOI 소자의 제조 방법을 제공하는 것이다.
제1도는 종래 기술에 따라 형성된 에스오아이 소자의 단면도.
제2a도 내지 제2d도는 본 발명에 따른 SOI 소자 및 그 제조방법을 설명하기 위한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 핸들링 웨이퍼 12 : 베리드 산화막
13 : 실리콘 디바이스층 14 : 소자 분리막
15 : 제 1 포토레지스트 패턴 16 : Vss 콘택층
17 : 제 2 포토레지스트 패턴 18 : Vdd 콘택층
19 : 게이트 절연막 20 : 게이트 전극
21A, 21B : N모스의 소오스 및 드레인 영역
22A, 22B : P모스의 소오스 및 드레인 영역
23 : 층간 절연막 24 : 제 3 포토레지스트 패턴
25A, 25B, 25C, 25D : 금속배선
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 SOI 소자는, 제 1 불순물 영역과, 제 2 불순물 영역을 포함하는 핸들링 웨이퍼와, 핸들링 웨이퍼 상부의 베리드 산화막과, 상기 베리드 산화막 상부에 실리콘 디바이스층이 구비된 SOI 기판; 상기 SOI 기판의 실리콘 디바이스층에 N모스 영역과 P모스 영역을 한정하는 소자 분리막; 상기 N모스 영역과 P모스 영역에 각각에 형성되는 게이트 전극; 상기 게이트 전극 양측에 형성되는 N모스 및 P모스의 소오스, 드레인 영역; 상기 실리콘 디바이스층 상부에 형성되고, 상기 N모스 및 P모스의 소오스, 드레인 영역을 노출되도록 하는 홀을 구비한 층간 절연막; 상기 노출된 N모스 및 P모스의 소오스, 드레인 영역과 콘택되며, 층간 절연막 상부에 형성되는 금속 배선을 포함하며, 상기 금속 배선증, N모스의 소오스 영역과 콘택되는 금속 배선은, 상기 베리드 산화막을 통과하여, 핸들링 웨이퍼의 제 1 불순물 영역과 콘택되고, 상기 P모스의 소오스 영역과 콘택되는 금속 배선은 베리드 산화막을 통과하여, 핸들링 웨이퍼의 제 2 불순물 영역과 콘택되는 것을 특징으로 한다.
또한, 본 발명의 SOI 소자의 제조방법은, 핸들링 웨이퍼 상부에 베리드 산화막과, 실리콘 디바이스층이 적층된 SOI 기판을 제공하는 단계; 상기 SOI 기판의 소정 부분에 N모스 영역과, P모스 영역을 한정하기 위한 소자 분리막을 형상하는 단계; 상기 N모스 영역의 실리콘 디바이스층에 N형 불순물을 이온 주입하는 단계; 상기 N형의 불순물이 주입된 실리콘 디바이스층 하단의 핸들링 웨이퍼내에 제 1 불순물 영역을 형성하는 단계; 상기 P모스 영역의 실리콘 디바이스층에 P형 불순물을 이온 주입하는 단계; 상기 P형의 불순물이 주입된 실리콘 디바이스층 하단의 핸들링 웨이퍼내에 제 2 불순물 영역을 형성하는 단계; 상기 N모스 영역과, P모스 영역 각각에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 실리콘 디바이스층에 N모스와 P모스의 소오스, 드레인 영역을 형성하는 단계; 결과물 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 소정 부분 식각하여, N모스 및 P모스의 소오스, 드레인 영역이 노출시키는 단계; 상기 노출된 부분과 콘택되도록 층간 절연막 상부에 금속 배선을 형성하는 단계를 포함하며, 상기 N모스 및 P모스의 소오스, 드레인 영역이 노출시키는 단계는, 상기 N모스의 소오스 영역과 P모스의 소오스 영역은 그것들과 인접하는 소자 분리막의 소정 부분 및 그 하부의 베리드 산화막이 식각되도록 하여, 상기 핸들링 웨이퍼의 제 1 불순물 영역의 소정 부분 및 제 2 불순물 영역의 소정 부분을 노출시키도록 하고, 상기 금속 배선을 형성하는 단계에서, 상기 N모스 및 P모스 각각의 소오스 영역과 콘택되는 금속 배선은, 상기 소오스 영역들과 동시에 노출된 제 1 불순물 영역 또는 제 2 불순물 영역과 각각 콘택되도록 형성하는 것을 특징으로 한다.
본 발명에 의하면, SOI 기판의 실리콘 디바이스층에 형성되는 C모스중 N모스의 소오스 영역과 P모스의 드레인 영역을 각각 핸들링 웨이퍼의 콘택층과 연결되도록 하고, 이 콘택층에 Vss 라인과 Vdd 라인과 연결시키므로서, 전원 라인으로 인한 배선 밀도를 최소화하고, SOI 소자의 고집적화를 달성하게 된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명에 따른 SOI 소자 및 그 제조방법을 설명하기 위한 도면이다.
먼저, 도 2a를 참조하여, 핸들링 웨이퍼(11) 상부에 베리드 산화막(12) 및 실리콘 디바이스층(13)이 적층된 SOI 기판(200)이 제공된다. 이때, SOI 기판(200)은 공지된 상부에 베리드 산화막이 형성된 핸들링 웨이퍼과, 디바이스 기판과의 접합 공정에 의하여 형성되는 접합 방식 또는 산소 이온을 이온 주입하여 베리드 산화막을 형성하는 SIMOX 방식 중 어느 방식이라도 모두 이용될 수 있다.
그후, 실리콘 디바이스층(13)의 소정 부분을 필드 산화하여, N모스 영역(NN1,NN2) 및 P모스 영역(PP1,PP2)을 한정하는 소자 분리막(14)이 형성된다. 그리고나서, N모스 영역(NN1,NN2)이 노출되도록 실리콘 디바이스층(13) 상부에 제 1포토레지스트 패턴(15)이 형성된다.
노출된 N모스 영역(NN1,NN2)의 실리콘 디바이스층(13)에 제 1 이온 주입 에너지로, N형의 불순물이 이온 주입되어, N형 채널층(13N)이 형성된 후, 제 2 이온주입 에너지 바람직하게는, 상기 제 1 이온 주입 에너지 보다 크고, 핸들링 웨이퍼(11)에 도달할만큼의 에너지로 N형의 불순물을 이온 주입하여, Vss 콘택층(16)이 형성된다. 이때, Vss 콘택층(16)은 이후에 N모스 트랜지스터의 소오스 영역과 콘택되어질 부분이다.
그리고나서, 도 2b를 참조하여, 제 1 포토레지스트 패턴(15)은 공지의 플라즈마 에슁등의 방법으로 제거하고, 실리콘 디바이스층(13) 상부에는 P모스 영역(PP1,PP2)이 노출되도록 제 2 포토레지스트 패턴(17)이 형성된다. 그후, 노출된 P모스 영역(PP1,PP2)의 실리콘 디바이스층(13)에 제 3 이온 주입 에너지로, P형의 불순물이 이온주입되어, P형 채널층(13P)이 형성된 후, 제 4 이온 주입 에너지 바람직하게는, 상기 제 3 이온 주입 에너지 보다 크고, 핸들링 웨이퍼(11)에 도달할 만큼의 에너지로 P형의 불순물이 이온 주입되어, Vdd 콘택층(18)이 형성된다. 이때, Vdd 콘택층(18)은 이후에 P모스 트랜지스터의 소오스 영역과 콘택되어질 부분이다.
그 다음에, 도 2c에 도시된 바와 같이, 제 2 포토레지스트 패턴(17)은 공지의 방식에 의하여 제거하고, N모스 영역(NN1,NN2)과, P모스 영역(PP1, PP2) 각각에 게이트 절연막(19)과, 게이트 전극(20)이 형성된다음, N모스 영역(NN1,NN2)에서 게이트 전극(20) 양측에는 N형의 불순물이 이온 주입되어, N모스의 소오스 및 드레인 영역(21A, 21B)이 형성된다. P모스 영역(NN1,NN2)에서 게이트 전극(20) 양측에는 P형의 불순물이 이온 주입되어, P모스의 드레인 및 소오스 영역(22A, 22B)이 형성된다. 이때, 상기 N모스의 소오스 드레인 형성공정시에는 공지된 바와 같이, P모스 영역을 가리고 진행되고, P모스의 소오스 드레인 형성 공정시에는 N모스 영역을 가리고 진행된다. 그리고나서, N 모스 및 P모스가 형성된 SOI 기판(200) 상부에 층간 절연막(23)이 형성되고, N 모스 및 P 모스의 소오스, 드레인 영역(21A, 21B, 22A, 22B)이 노출될 수 있도록 제 3 포토레지스트 패턴(24)이 형성된다. 이때, 상기 포토레지스트 패턴 형성 공정시, N모스의 소오스 영역(21A)과 P모스의 소오스 영역(22B)을 노출시키는 제 3 포토레지스트 패턴은 상기 N모스의 소오스 영역(21A)과 P모스의 소오스 영역(22B)과 각각 인접하는 소자 분리막(14)의 소정 부분이 노출될 수 있도록 형성함이 바람직하다.
그후, 도 2d에 도시된 바와 같이, 제 3 포토레지스트 패턴(24)을 마스크로하여, 노출된 층간 절연막(23)이 식각되어, N모스 및 P모스의 소오스, 드레인 영역(21A, 21B, 22A, 22B)을 노출시키는 콘택홀이 형성된다. 이때, N모스의 소오스 영역(21A)과 P모스의 소오스 영역(22B)을 노출시키는 콘택홀은 상기 N모스의 소오스 영역(21A) 및 P모스의 소오스 영역(22B)을 노출시키면서, 그 하부에 배치되는 핸들링 웨이퍼(11)내의 Vss 콘택층(16)과 Vdd 콘택층(18)을 동시에 노출시키게 된다.
이와같이, N모스의 소오스 영역(21A) 및 P모스의 소오스 영역(22B)에서만 선택적으로 Vss 콘택층(16)과 Vdd 콘택층(18)이 노출되는 것은, 상술한 바와 같이, N모스의 소오스 영역(21A) 및 P모스의 소오스 영역(22B)을 오픈시키기 위한 레지스트 패턴 형성시, 소자 분리막(14)이 일부 노출되도록 설계하였으므로, 층간 절연막(23)을 식각하는 동시에, 층간 절연막(23)과 동일한 식각 선택비를 갖는 소자 분리막(14), 베리어 산화막(12)이 제거되기 때문이다. 이때, 산화막과 실리콘 물질과는 식각 선택비 차이가 있으므로, 산화막(층간 절연막, 소자 분리막 및 베리드 산화막)이 식각되는 동안 실리콘 물질(소오스, 드레인 영역)은 식각되지 않고 남아있게 된다. 여기서, 상기 식각 개스로는 실리콘 물질과 식각 선택비가 우수한 CF4가스 또는 CHF3가스가 이용된다. 그리고 난다음, 노출된 N모스 및 P모스의 소오스, 드레인 영역(21A, 21B, 22A, 22B)과, Vss 콘택층(16) 및 Vdd 콘택층(18)과 콘택되도록 층간 절연막 상부에 금속막이 증착된후, 소정 부분 패터닝하여, 금속 배선(25A, 25B, 25C, 25D)이 형성된다. 이때, 금속 배선(25A)은 N모스의 소오스 영역(21A) 및 Vss 콘택층(16)과 콘택되는 금속 배선이고, 금속 배선(25B)은 N모스의 드레인 영역(21B)과 콘택되는 금속 배선이며, 금속 배선(25C)은 P모스의 드레인 영역(22A)과 콘택되는 금속 배선이고, 금속 배선(25D)은 P모스의 소오스 영역(22B) 및 Vdd 콘택층(18)과 콘택되는 금속 배선이다.
여기서, Vss 콘택층(16)과 Vdd 콘택층(18)은 상기 핸들링 웨이퍼(11)에 형성되어, N모스의 소오스 영역과, P모스의 드레인 영역에 Vss 전압과, Vdd 전압을 공급하게 되고, 별도의 전원 라인이 금속 배선(25A, 25D)에 연결되지 않는다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면 SOI 기판의 실리콘 디바이스층에 형성되는 C모스중 N모스의 소오스 영역과 P모스의 소오스 영역을 각각 핸드링 웨이퍼의 콘택층과 연결되도록 하고, 이 콘택층에 Vss 라인과 Vdd 라인과 연결시키므로서, 전원 라인으로 인한 배선 밀도를 최소화하고, SOI 소자의 고집적화를 달성하게 된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (14)
- 제 1 불순물 영역과, 제 2 불순물 영역을 포함하는 핸들링 웨이퍼와, 핸들링 웨이퍼 상부의 베리드 산화막과, 상기 베리드 산화막 상부에 실리콘 디바이스층이 구비된 SOI 기판; 상기 SOI 기판의 실리콘 디바이스층에 N모스 영역과 P모스 영역을 한정하는 소자 분리막; 상기 N모스 영역과 P모스 영역의 각각에 형성되는 게이트 전극; 상기 게이트 전극 양측에 형성되는 N모스 및 P모스의 소오스, 드레인 영역; 상기 실리콘 디바이스층 상부에 형성되고 상기 N모스 및 P모스의 소오스, 드레인 영역을 노출되도록 하는 홀을 구비한 층간 절연막; 상기 노출된 N모스 및 P모스의 소오스, 드레인 영역과 콘택되며, 상기 층간 절연막 상부에 형성되는 금속 배선을 포함하며, 상기 금속 배선증, N모스의 소오스 영역과 콘택되는 금속 배선은, 상기 베리드 산화막을 통과하여, 핸들링 웨이퍼의 제 1 불순물 영역과 콘택되고, 상기 P모스의 소오스 영역과 콘택되는 금속 배선은 베리드 산화막을 통과하여, 핸들링 웨이퍼의 제 2 불순물 영역과 콘택되는 것을 특징으로 하는 SOI 소자.
- 제1항에 있어서, 상기 제 1 불순물 영역은, 상기 N모스 영역에 해당하는 핸들링 웨이퍼에 형성되는 것을 특징으로 하는 SOI 소자.
- 제2항에 있어서, 상기 제 1 불순물 영역은 N형의 불순물이 도핑된 것을 특징으로 하는 SOI 소자.
- 제1항에 있어서, 제 2 불순물 영역은 P모스 영역에 해당하는 핸들링 웨이퍼에 형성되는 것을 특징으로 하는 SOI 소자.
- 제1항에 있어서, 상기 제 1 불순물 영역에 Vss 전원이 연결되는 것을 특징으로 하는 SOI 소자.
- 제1항에 있어서, 상기 제 2 불순물 영역에 Vdd 전원이 연결되는 것을 특징으로 하는 SOI 소자.
- 핸들링 웨이퍼 상부에 베리드 산화막과, 실리콘 디바이스층이 적층된 SOI 기판을 제공하는 단계; 상기 SOI 기판의 소정 부분에 N모스 영역과, P모스 영역을 한정하기 위한 소자 분리막을 형성하는 단계; 상기 N모스 영역의 실리콘 디바이스층에 N형 불순물을 이온 주입하는 단계; 상기 N형 불순물이 주입된 실리콘 디바이스층 하단의 핸들링 웨이퍼내에 제 1 불순물 영역을 형성하는 단계; 상기 P모스 영역의 실리콘 디바이스층에 P형 불순물을 이온 주입하는 단계; 상기 P형의 불순물이 주입된 실리콘 디바이스층 하단의 핸들링 웨이퍼내에 제 2 불순물 영역을 형성하는 단계; 상기 N모스 영역과, P모스 영역 각각에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 실리콘 디바이스층에 N모스와 P모스의 소오스, 드레인 영역을 형성하는 단계; 결과물 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 소정 부분 식각하여, N모스 및 P모스의 소오스, 드레인 영역이 노출시키는 단계; 상기 노출된 부분과 콘택되도록 층간 절연막 상부에 금속 배선을 형성하는 단계를 포함하며, 상기 N모스 및 P모스의 소오스, 드레인 영역이 노출시키는 단계시, 상기 N모스의 소오스 영역과 P모스의 소오스 영역은 그것들과 인접하는 소자 분리막의 소정부분 및 그 하부의 베리드 산화막이 식각되도록 하여, 상기 핸들링 웨이퍼의 제 1 불순물 영역의 소정 부분 및 제 2 불순물 영역의 소정 부분을 노출시키도록 하고, 상기 금속 배선을 형성하는 단계에서, 상기 N모스 및 P모스 각각의 소오스 영역과 콘택되는 금속 배선은, 상기 소오스 영역들과 동시에 노출된 제 1 불순물 영역 또는 제 2 불순물 영역과 각각 콘택되도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제7항에 있어서, 상기 N모스 영역의 실리콘 디바이스층에 N형 불순물을 이온 주입하는 단계와, 상기 N형의 불순물이 주입된 실리콘 디바이스층 하단의 핸들링 웨이퍼내에 제 1 불순물 영역을 형성하는 단계는, 상기 실리콘 디바이스층의 P모스 영역 상부에 마스크를 형성한다음 실시되는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제7항에 있어서, 상기 핸들링 웨이퍼에 제 1 불순물 영역을 형성하는 단계는, N형의 불순물을 상기 베리드 산화막을 통과할 만큼의 이온 주입 에너지로 이온 주입하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제7항에 있어서, 상기 P모스 영역의 실리콘 디바이스층에 P형 불순물을 이온 주입하는 단계와, 상기 P형의 불순물이 주입된 실리콘 디바이스층 하단의 핸들링 웨이퍼내에 제 2 불순물 영역을 형성하는 단계는, 상기 N모스 영역 상부에 마스크 패턴을 형성하고 진행되는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제7항에 있어서, 상기 핸들링 웨이퍼에 제 2 불순물 영역을 형성하는 단계는, P형의 불순물을 상기 베리드 산화막을 통과할 만큼의 이온 주입 에너지로 이온 주입하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제7항에 있어서, 상기 층간 절연막을 소정 부분 식각하여, N모스 및 P모스의 소오스, 드레인 영역이 노출시키는 단계는, 상기 층간 절연막 상부에 N모스 및 P모스의 소오스, 드레인 영역이 노출되도록 포토레지스트 패턴을 형성하되, 상기 N모스의 소오스 영역과, P모스의 소오스 영역과, 인접하는 소자 분리막이 소정부분 노출될 수 있도록 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 이용하여, 층간 절연막과, 소자 분리막 및 베리드 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제7항에 있어서, 상기 제 1 불순물 영역에 Vss 전원이 연결되는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제7항에 있어서, 상기 제 2 불순물 영역에 Vdd 전원이 연결되는 것을 특징으로 하는 SOI 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960077741A KR100238644B1 (ko) | 1996-12-30 | 1996-12-30 | 에스오아이 소자 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960077741A KR100238644B1 (ko) | 1996-12-30 | 1996-12-30 | 에스오아이 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980058417A KR19980058417A (ko) | 1998-10-07 |
| KR100238644B1 true KR100238644B1 (ko) | 2000-01-15 |
Family
ID=19492676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960077741A KR100238644B1 (ko) | 1996-12-30 | 1996-12-30 | 에스오아이 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100238644B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11673798B2 (en) | 2020-10-29 | 2023-06-13 | International Business Machines Corporation | Microfluidic devices with electrodes formed as physically separated sections of microchannel side walls |
-
1996
- 1996-12-30 KR KR1019960077741A patent/KR100238644B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980058417A (ko) | 1998-10-07 |
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