JPH07321320A - 非対称ｍｏｓ型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路 - Google Patents
非対称ｍｏｓ型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路Info
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- JPH07321320A JPH07321320A JP7072071A JP7207195A JPH07321320A JP H07321320 A JPH07321320 A JP H07321320A JP 7072071 A JP7072071 A JP 7072071A JP 7207195 A JP7207195 A JP 7207195A JP H07321320 A JPH07321320 A JP H07321320A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Abstract
(57)【要約】
【目的】ＥＳＤ破壊耐圧が高くＧＩＤＬ電流が小さく、
Ｉ／Ｏ回路を兼ねる場合に駆動力が大きい半導体装置を
提供する。 【構成】ドレイン側はゲート電極１０２の外側に高濃度
拡散層１０５だけがあるオフセットのシングルドレイン
構造である。そのため、ＥＳＤ破壊耐圧が高くＧＩＤＬ
電流が小さい。またソース側は高濃度拡散層１０５の他
に低濃度拡散層１０４があるＬＤＤ構造である。そのた
めに駆動力はオフセットのシングルドレイン構造である
場合と比較して非常に大きくなる。
Ｉ／Ｏ回路を兼ねる場合に駆動力が大きい半導体装置を
提供する。 【構成】ドレイン側はゲート電極１０２の外側に高濃度
拡散層１０５だけがあるオフセットのシングルドレイン
構造である。そのため、ＥＳＤ破壊耐圧が高くＧＩＤＬ
電流が小さい。またソース側は高濃度拡散層１０５の他
に低濃度拡散層１０４があるＬＤＤ構造である。そのた
めに駆動力はオフセットのシングルドレイン構造である
場合と比較して非常に大きくなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置及
びその製造方法、ならびに該半導体装置を含む静電破壊
保護回路に関する。
びその製造方法、ならびに該半導体装置を含む静電破壊
保護回路に関する。
【０００２】
【従来の技術】大規模集積回路（ＶＬＳＩ）の構成素子
の微細化及び高機能化に伴って、ＶＬＳＩの多ピン化が
進んだため、静電破壊保護（ＥＳＤ）トランジスタがＶ
ＬＳＩチップ中に占める面積割合が増加してきた。その
面積割合を縮小するため、ＥＳＤ保護トランジスタの高
性能化が要求されている。また、製造コストを低減する
ためには、製造工程数の増加をできるだけ抑える必要が
ある。
の微細化及び高機能化に伴って、ＶＬＳＩの多ピン化が
進んだため、静電破壊保護（ＥＳＤ）トランジスタがＶ
ＬＳＩチップ中に占める面積割合が増加してきた。その
面積割合を縮小するため、ＥＳＤ保護トランジスタの高
性能化が要求されている。また、製造コストを低減する
ためには、製造工程数の増加をできるだけ抑える必要が
ある。
【０００３】このような要求から、ＥＳＤ保護トランジ
スタとして、オフセットしたシングルドレイン構造を有
するＭＯＳ型半導体装置が提案されている。
スタとして、オフセットしたシングルドレイン構造を有
するＭＯＳ型半導体装置が提案されている。
【０００４】図７に、オフセットしたシングルドレイン
構造のＭＯＳ型半導体装置を示す。同図において、７０
０はＰ型半導体基板、７０１はゲート酸化膜、７０２は
ゲート電極、７０３はゲート側壁、７０４はＮ型高濃度
拡散層である。
構造のＭＯＳ型半導体装置を示す。同図において、７０
０はＰ型半導体基板、７０１はゲート酸化膜、７０２は
ゲート電極、７０３はゲート側壁、７０４はＮ型高濃度
拡散層である。
【０００５】この半導体装置において特徴的なことは、
次の２点である。
次の２点である。
【０００６】１）ＬＤＤ（Lightly doped drain）構造
を採用していない。ＬＤＤ構造とは、ドレイン領域とチ
ャネル領域との間において、通常のドレイン領域よりも
低い不純物濃度を持つ不純物拡散領域を設けた構造をい
う。ＬＤＤ構造は、ドレイン領域側のみならず、ソース
領域側にも同時に形成される。一方、ドレイン領域とチ
ャネル領域との間において、通常のドレイン領域よりも
低い不純物濃度を持つ不純物拡散領域を設けない構造
は、ＬＤＤ構造と区別して、シングルドレイン構造と呼
ばれる。図７のＭＯＳ型半導体装置は、シングルドレイ
ン構造を有している。そのため、電流量が最大となる電
流経路の電界強度や、ＰＮ接合における電界強度が、Ｌ
ＤＤ構造を持つものに比較して緩和される。その結果、
単位ゲート幅当りのＥＳＤ破壊耐圧は大きくなる。
を採用していない。ＬＤＤ構造とは、ドレイン領域とチ
ャネル領域との間において、通常のドレイン領域よりも
低い不純物濃度を持つ不純物拡散領域を設けた構造をい
う。ＬＤＤ構造は、ドレイン領域側のみならず、ソース
領域側にも同時に形成される。一方、ドレイン領域とチ
ャネル領域との間において、通常のドレイン領域よりも
低い不純物濃度を持つ不純物拡散領域を設けない構造
は、ＬＤＤ構造と区別して、シングルドレイン構造と呼
ばれる。図７のＭＯＳ型半導体装置は、シングルドレイ
ン構造を有している。そのため、電流量が最大となる電
流経路の電界強度や、ＰＮ接合における電界強度が、Ｌ
ＤＤ構造を持つものに比較して緩和される。その結果、
単位ゲート幅当りのＥＳＤ破壊耐圧は大きくなる。
【０００７】２）ドレイン領域がゲート電極の真下の領
域から図中右方へオフセットしているために、通常のゲ
ート電極の真下の端部に高濃度拡散層（通常のドレイン
領域）が入り込んだものより、ＧＩＤＬ（Gate Induced
Drain Leakage）電流が減少する。図７に示される構造
は、「オフセットしたシングルドレイン構造」呼ばれる
場合がある。
域から図中右方へオフセットしているために、通常のゲ
ート電極の真下の端部に高濃度拡散層（通常のドレイン
領域）が入り込んだものより、ＧＩＤＬ（Gate Induced
Drain Leakage）電流が減少する。図７に示される構造
は、「オフセットしたシングルドレイン構造」呼ばれる
場合がある。
【０００８】実際に０．５μｍ及び０．８μｍルールの
ＣＭＯＳプロセスを用いて製造され市販されているＬＳ
Ｉチップでは、しかしながら、ＥＳＤ保護トランジスタ
として、論理回路部のトランジスタと同様にＬＤＤ構造
を持つＭＯＳ型半導体装置が採用されている。
ＣＭＯＳプロセスを用いて製造され市販されているＬＳ
Ｉチップでは、しかしながら、ＥＳＤ保護トランジスタ
として、論理回路部のトランジスタと同様にＬＤＤ構造
を持つＭＯＳ型半導体装置が採用されている。
【０００９】図８にＬＤＤ構造を持つ従来のＭＯＳ型半
導体装置を示す（特開昭５４−４４８２号公報参照）。
同図において８００はＰ型半導体基板、８０１はゲート
酸化膜、８０２はゲート電極、８０３はゲート側壁、８
０４はＮ型低濃度拡散層、８０５はＮ型高濃度拡散層で
ある。
導体装置を示す（特開昭５４−４４８２号公報参照）。
同図において８００はＰ型半導体基板、８０１はゲート
酸化膜、８０２はゲート電極、８０３はゲート側壁、８
０４はＮ型低濃度拡散層、８０５はＮ型高濃度拡散層で
ある。
【００１０】ＬＤＤ構造のＭＯＳ型半導体装置の単位ゲ
ート幅当りのＥＳＤ破壊耐圧は、オフセットしたシング
ルドレイン構造のＭＯＳ型半導体装置のそれに比べて、
半分程度である。十分なＥＳＤ破壊耐圧を得るために、
通常、ゲート幅を十分に大きく取っている。
ート幅当りのＥＳＤ破壊耐圧は、オフセットしたシング
ルドレイン構造のＭＯＳ型半導体装置のそれに比べて、
半分程度である。十分なＥＳＤ破壊耐圧を得るために、
通常、ゲート幅を十分に大きく取っている。
【００１１】
【発明が解決しようとする課題】従来のトランジスタ構
造においては、以下の問題点がある。
造においては、以下の問題点がある。
【００１２】オフセットしたシングルドレイン構造の場
合は、Ｉ／Ｏ（入出力）回路と兼ねる場合に、オフセッ
ト部の寄生抵抗が非常に大きくなるために駆動力が小さ
くなるという問題があった。また、ＬＤＤ構造の場合に
は、ＥＳＤ破壊耐圧が小さいという問題点があった。
合は、Ｉ／Ｏ（入出力）回路と兼ねる場合に、オフセッ
ト部の寄生抵抗が非常に大きくなるために駆動力が小さ
くなるという問題があった。また、ＬＤＤ構造の場合に
は、ＥＳＤ破壊耐圧が小さいという問題点があった。
【００１３】また、従来のＥＳＤ保護回路、Ｉ／Ｏ回路
の構成では、寄生効果が大きいために速度、消費電力が
増大し、さらにレイアウト面積が大きくチップ面積が増
大するという問題点があった。
の構成では、寄生効果が大きいために速度、消費電力が
増大し、さらにレイアウト面積が大きくチップ面積が増
大するという問題点があった。
【００１４】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ＥＳＤ破壊
耐圧が高く、さらにＧＩＤＬ電流が小さく、駆動力の大
きいなＭＯＳ型半導体装置及びその製造方法、ならびに
静電破壊保護回路を提供することにある。
れたものであり、その目的とするところは、ＥＳＤ破壊
耐圧が高く、さらにＧＩＤＬ電流が小さく、駆動力の大
きいなＭＯＳ型半導体装置及びその製造方法、ならびに
静電破壊保護回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明の非対称ＭＯＳ型
半導体装置は、上面を有する第１導電型半導体層と、該
半導体層の該上面に設けられたゲート絶縁膜と、該ゲー
ト絶縁膜上に設けられたゲート電極と、該半導体層の上
面のうち、該ゲート電極の直下に位置する第１領域の外
側にオフセットした第２領域に設けられた第２導電型ソ
ース領域及び第２導電型ドレイン領域と、を備えたＭＯ
Ｓ型半導体装置であって、該半導体層の上面のうちの該
第１領域と該ソース領域との間の部分の電気抵抗が、該
第１領域と該ドレイン領域との間の電気抵抗よりも小さ
く、そのことにより上記目的が達成される。
半導体装置は、上面を有する第１導電型半導体層と、該
半導体層の該上面に設けられたゲート絶縁膜と、該ゲー
ト絶縁膜上に設けられたゲート電極と、該半導体層の上
面のうち、該ゲート電極の直下に位置する第１領域の外
側にオフセットした第２領域に設けられた第２導電型ソ
ース領域及び第２導電型ドレイン領域と、を備えたＭＯ
Ｓ型半導体装置であって、該半導体層の上面のうちの該
第１領域と該ソース領域との間の部分の電気抵抗が、該
第１領域と該ドレイン領域との間の電気抵抗よりも小さ
く、そのことにより上記目的が達成される。
【００１６】好ましい実施例では、前記半導体基層の上
面のうちの前記第１領域と前記ソース領域との間の部分
に、第２導電型不純物拡散層が設けられている。
面のうちの前記第１領域と前記ソース領域との間の部分
に、第２導電型不純物拡散層が設けられている。
【００１７】好ましい実施例では、前記第２導電型不純
物拡散層は、前記ソース領域の不純物濃度よりも低い不
純物濃度を有している。
物拡散層は、前記ソース領域の不純物濃度よりも低い不
純物濃度を有している。
【００１８】好ましい実施例では、前記第２導電型不純
物拡散層は、前記ソース領域の最大厚さより薄い厚さを
有している。
物拡散層は、前記ソース領域の最大厚さより薄い厚さを
有している。
【００１９】好ましい実施例では、前記第２導電型不純
物拡散層は、前記ソース領域から前記第１領域の内部に
まで延びている。前記半導体層は、単結晶シリコン基板
から形成されててもよいし、絶縁基板上に形成されてい
てもよい。
物拡散層は、前記ソース領域から前記第１領域の内部に
まで延びている。前記半導体層は、単結晶シリコン基板
から形成されててもよいし、絶縁基板上に形成されてい
てもよい。
【００２０】ある実施例では、前記第１導電型はＰ型で
あり、前記第２導電型はＮ型である。
あり、前記第２導電型はＮ型である。
【００２１】本発明の他の非対称ＭＯＳ型半導体装置
は、上面を有し、該上面に接する第１導電型領域及び第
２導電型領域を含む半導体基板と、該半導体基板の該第
２導電型領域に設けられた第１導電型ＭＯＳトランジス
タと、該半導体基板の該第１導電型領域に設けられた第
２導電型ＭＯＳトランジスタと、を備えたＭＯＳ型半導
体装置であって、該第２導電型ＭＯＳトランジスタは、
該第１導電型領域上に設けられたゲート絶縁膜と、該ゲ
ート絶縁膜上に設けられたゲート電極と、該第１導電型
領域の上面のうち、該ゲート電極の直下に位置する第１
領域の外側にオフセットした第２領域に設けられた第２
導電型ソース領域及び第２導電型ドレイン領域と、を備
え、該第１導電型領域の上面のうちの該第３領域と該ソ
ース領域との間の部分の電気抵抗は、該第３領域と該ド
レイン領域との間の電気抵抗よりも小さく、該第１導電
型ＭＯＳトランジスタは、該第２導電型領域上に設けら
れたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲ
ート電極と、該第２導電型領域の上面のうち、該ゲート
電極の直下に位置する第３領域の外側にオフセットした
第４領域に設けられた第１導電型ソース領域及び第１導
電型ドレイン領域と、を備え、該第２導電型領域の上面
のうちの該第３領域と該ソース領域との間の部分の電気
抵抗は、該第３領域と該ドレイン領域との間の電気抵抗
に等しく、そのことにより上記目的が達成される。
は、上面を有し、該上面に接する第１導電型領域及び第
２導電型領域を含む半導体基板と、該半導体基板の該第
２導電型領域に設けられた第１導電型ＭＯＳトランジス
タと、該半導体基板の該第１導電型領域に設けられた第
２導電型ＭＯＳトランジスタと、を備えたＭＯＳ型半導
体装置であって、該第２導電型ＭＯＳトランジスタは、
該第１導電型領域上に設けられたゲート絶縁膜と、該ゲ
ート絶縁膜上に設けられたゲート電極と、該第１導電型
領域の上面のうち、該ゲート電極の直下に位置する第１
領域の外側にオフセットした第２領域に設けられた第２
導電型ソース領域及び第２導電型ドレイン領域と、を備
え、該第１導電型領域の上面のうちの該第３領域と該ソ
ース領域との間の部分の電気抵抗は、該第３領域と該ド
レイン領域との間の電気抵抗よりも小さく、該第１導電
型ＭＯＳトランジスタは、該第２導電型領域上に設けら
れたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲ
ート電極と、該第２導電型領域の上面のうち、該ゲート
電極の直下に位置する第３領域の外側にオフセットした
第４領域に設けられた第１導電型ソース領域及び第１導
電型ドレイン領域と、を備え、該第２導電型領域の上面
のうちの該第３領域と該ソース領域との間の部分の電気
抵抗は、該第３領域と該ドレイン領域との間の電気抵抗
に等しく、そのことにより上記目的が達成される。
【００２２】好ましい実施例では、前記半導体基板の前
記第１領域と前記ソース領域との間の部分には、第２導
電型不純物拡散層が設けられている。
記第１領域と前記ソース領域との間の部分には、第２導
電型不純物拡散層が設けられている。
【００２３】好ましい実施例では、前記第２導電型不純
物拡散層は、前記ソース領域の不純物濃度よりも低い不
純物濃度を有している。好ましい実施例では、前記第２
導電型不純物拡散層は、前記ソース領域の最大厚さより
薄い厚さを有している。
物拡散層は、前記ソース領域の不純物濃度よりも低い不
純物濃度を有している。好ましい実施例では、前記第２
導電型不純物拡散層は、前記ソース領域の最大厚さより
薄い厚さを有している。
【００２４】好ましい実施例では、前記第２導電型不純
物拡散層は、前記ソース領域から前記第１領域の内部に
まで延びている。
物拡散層は、前記ソース領域から前記第１領域の内部に
まで延びている。
【００２５】ある実施例では、前記第１導電型はＰ型で
あり、前記第２導電型はＮ型である。
あり、前記第２導電型はＮ型である。
【００２６】本発明の製造方法は、上面を有する第１導
電型半導体層と、該半導体層の該上面に設けられたゲー
ト絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極
と、該半導体層の上面のうち、該ゲート電極の直下に位
置する第１領域の外側にオフセットした第２領域に設け
られた第２導電型ソース領域及び第２導電型ドレイン領
域と、を備えた非対称ＭＯＳ型半導体装置を製造する方
法であって、該半導体層上に該ゲート絶縁膜を形成する
工程と、該ゲート絶縁膜上に該ゲート電極を形成する工
程と、該半導体層のうち該ドレイン領域となる部分を注
入ストップ層で覆う工程と、該注入ストップ層及び該ゲ
ート電極をマスクとして、第２導電型不純物イオンを該
半導体層に注入する工程と、該注入ストップ層を除去す
る工程と、該ゲート電極の両側面にサイドウォールスペ
ーサを設ける工程と、該ゲート電極及び該サイドウォー
ルスペーサをマスクとして、該半導体層中に第２導電型
不純物イオンを注入し、第２導電型ソース領域及び第２
導電型ドレイン領域を形成する工程と、を包含してお
り、そのことにより上記目的が達成される。
電型半導体層と、該半導体層の該上面に設けられたゲー
ト絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極
と、該半導体層の上面のうち、該ゲート電極の直下に位
置する第１領域の外側にオフセットした第２領域に設け
られた第２導電型ソース領域及び第２導電型ドレイン領
域と、を備えた非対称ＭＯＳ型半導体装置を製造する方
法であって、該半導体層上に該ゲート絶縁膜を形成する
工程と、該ゲート絶縁膜上に該ゲート電極を形成する工
程と、該半導体層のうち該ドレイン領域となる部分を注
入ストップ層で覆う工程と、該注入ストップ層及び該ゲ
ート電極をマスクとして、第２導電型不純物イオンを該
半導体層に注入する工程と、該注入ストップ層を除去す
る工程と、該ゲート電極の両側面にサイドウォールスペ
ーサを設ける工程と、該ゲート電極及び該サイドウォー
ルスペーサをマスクとして、該半導体層中に第２導電型
不純物イオンを注入し、第２導電型ソース領域及び第２
導電型ドレイン領域を形成する工程と、を包含してお
り、そのことにより上記目的が達成される。
【００２７】本発明の他の製造方法は、上面を有し、該
上面に接する第１導電型領域及び第２導電型領域を含む
半導体基板と、該半導体基板の該第２導電型領域に設け
られた第１導電型ＭＯＳトランジスタと、該半導体基板
の該第１導電型領域に設けられた第２導電型ＭＯＳトラ
ンジスタと、を備えた非対称ＭＯＳ型半導体装置を製造
する方法であって、該半導体基板上にゲート絶縁膜を形
成する工程と、該ゲート絶縁膜上にゲート電極を形成す
る工程と、該半導体基板のうち該第２導電型ＭＯＳトラ
ンジスタのドレイン領域となる部分と該第２導電型領域
の両方を第１注入ストップ層で覆う工程と、該第１注入
ストップ層及び該ゲート電極をマスクとして、第２導電
型不純物イオンを該第１導電型領域に注入する工程と、
該第１注入ストップ層を除去する工程と、該第１導電型
領域を第２注入ストップ層で覆う工程と、該第２注入ス
トップ層及び該ゲート電極をマスクとして、第１導電型
不純物イオンを該第２導電型領域に注入する工程と、該
第２注入ストップ層を除去する工程と、該ゲート電極の
側面にサイドウォールスペーサを設ける工程と、該第２
導電型領域を第３注入ストップ層で覆う工程と、該第３
注入ストップ層及び該ゲート電極をマスクとして、第２
導電型不純物イオンを該第１導電型領域に注入し、それ
によって該第２導電型ＭＯＳトランジスタのソース領域
及びドレイン領域を形成する工程と、該第３注入ストッ
プ層を除去する工程と、該第１導電型領域を第４注入ス
トップ層で覆う工程と、該第４注入ストップ層及び該ゲ
ート電極をマスクとして、第１導電型不純物イオンを該
第２導電型領域に注入し、それによって該第１導電型Ｍ
ＯＳトランジスタのソース領域及びドレイン領域を形成
する工程と、を包含し、そのことにより上記目的が達成
される。
上面に接する第１導電型領域及び第２導電型領域を含む
半導体基板と、該半導体基板の該第２導電型領域に設け
られた第１導電型ＭＯＳトランジスタと、該半導体基板
の該第１導電型領域に設けられた第２導電型ＭＯＳトラ
ンジスタと、を備えた非対称ＭＯＳ型半導体装置を製造
する方法であって、該半導体基板上にゲート絶縁膜を形
成する工程と、該ゲート絶縁膜上にゲート電極を形成す
る工程と、該半導体基板のうち該第２導電型ＭＯＳトラ
ンジスタのドレイン領域となる部分と該第２導電型領域
の両方を第１注入ストップ層で覆う工程と、該第１注入
ストップ層及び該ゲート電極をマスクとして、第２導電
型不純物イオンを該第１導電型領域に注入する工程と、
該第１注入ストップ層を除去する工程と、該第１導電型
領域を第２注入ストップ層で覆う工程と、該第２注入ス
トップ層及び該ゲート電極をマスクとして、第１導電型
不純物イオンを該第２導電型領域に注入する工程と、該
第２注入ストップ層を除去する工程と、該ゲート電極の
側面にサイドウォールスペーサを設ける工程と、該第２
導電型領域を第３注入ストップ層で覆う工程と、該第３
注入ストップ層及び該ゲート電極をマスクとして、第２
導電型不純物イオンを該第１導電型領域に注入し、それ
によって該第２導電型ＭＯＳトランジスタのソース領域
及びドレイン領域を形成する工程と、該第３注入ストッ
プ層を除去する工程と、該第１導電型領域を第４注入ス
トップ層で覆う工程と、該第４注入ストップ層及び該ゲ
ート電極をマスクとして、第１導電型不純物イオンを該
第２導電型領域に注入し、それによって該第１導電型Ｍ
ＯＳトランジスタのソース領域及びドレイン領域を形成
する工程と、を包含し、そのことにより上記目的が達成
される。
【００２８】前記第４注入ストップ層として、前記第２
注入ストップ層と同じ平面形状を有する層を使用する。
注入ストップ層と同じ平面形状を有する層を使用する。
【００２９】前記第３注入ストップ層として、前記第２
注入ストップ層の平面形状を反転させた平面形状を有す
る層を使用する。
注入ストップ層の平面形状を反転させた平面形状を有す
る層を使用する。
【００３０】本発明の静電破壊保護回路は、電気信号の
入出力を行うための入出力パッドと、所定の電位を供給
するための端子と、該入出力パッドにドレインが接続さ
れ、ソース及びゲートが該端子に接続された第１のＮｃ
ｈＭＯＳＦＥＴと、該入出力パッドにドレインが接続さ
れ、ソース及びゲートが該端子に接続された第２のＮｃ
ｈＭＯＳＦＥＴと、を備えた静電破壊保護回路であっ
て、該第１及び第２のＮｃｈＭＯＳＦＥＴのそれぞれ
は、上面を有するＰ型半導体層と、該半導体層の該上面
に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設け
られたゲート電極と、該半導体層の上面のうち、該ゲー
ト電極の直下に位置する第１領域の外側にオフセットし
た第２領域に設けられたＮ型ソース領域及びＮ型ドレイ
ン領域と、を備えており、該第２のＮｃｈＭＯＳＦＥＴ
に関して、該半導体基層の上面のうちの該第１領域と該
ソース領域との間の部分に、Ｎ型不純物拡散層が設けら
れており、そのことにより、該第２のＮｃｈＭＯＳＦＥ
Ｔに関して、該半導体層の上面のうちの該第１領域と該
ソース領域との間の部分の電気抵抗が、該第１領域と該
ドレイン領域との間の電気抵抗よりも小さく、そのこと
により上記目的が達成される。
入出力を行うための入出力パッドと、所定の電位を供給
するための端子と、該入出力パッドにドレインが接続さ
れ、ソース及びゲートが該端子に接続された第１のＮｃ
ｈＭＯＳＦＥＴと、該入出力パッドにドレインが接続さ
れ、ソース及びゲートが該端子に接続された第２のＮｃ
ｈＭＯＳＦＥＴと、を備えた静電破壊保護回路であっ
て、該第１及び第２のＮｃｈＭＯＳＦＥＴのそれぞれ
は、上面を有するＰ型半導体層と、該半導体層の該上面
に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設け
られたゲート電極と、該半導体層の上面のうち、該ゲー
ト電極の直下に位置する第１領域の外側にオフセットし
た第２領域に設けられたＮ型ソース領域及びＮ型ドレイ
ン領域と、を備えており、該第２のＮｃｈＭＯＳＦＥＴ
に関して、該半導体基層の上面のうちの該第１領域と該
ソース領域との間の部分に、Ｎ型不純物拡散層が設けら
れており、そのことにより、該第２のＮｃｈＭＯＳＦＥ
Ｔに関して、該半導体層の上面のうちの該第１領域と該
ソース領域との間の部分の電気抵抗が、該第１領域と該
ドレイン領域との間の電気抵抗よりも小さく、そのこと
により上記目的が達成される。
【００３１】前記第１のＮｃｈＭＯＳＦＥＴに関して
も、前記半導体基層の上面のうちの前記第１領域と前記
ソース領域との間の部分に、Ｎ型不純物拡散層が設けら
れており、そのことにより、該第１のＮｃｈＭＯＳＦＥ
Ｔに関して、該半導体層の上面のうちの該第１領域と該
ソース領域との間の部分の電気抵抗が、該第１領域と該
ドレイン領域との間の電気抵抗よりも小さくてもよい。
も、前記半導体基層の上面のうちの前記第１領域と前記
ソース領域との間の部分に、Ｎ型不純物拡散層が設けら
れており、そのことにより、該第１のＮｃｈＭＯＳＦＥ
Ｔに関して、該半導体層の上面のうちの該第１領域と該
ソース領域との間の部分の電気抵抗が、該第１領域と該
ドレイン領域との間の電気抵抗よりも小さくてもよい。
【００３２】前記第１のＮｃｈＭＯＳＦＥＴに関して
は、前記半導体基層の上面のうちの前記第１領域と前記
ソース領域との間の部分、及び該第１領域と前記ドレイ
ン領域との間の部分の両方にＮ型不純物拡散層が設けら
れており、そのことにより、該第１のＮｃｈＭＯＳＦＥ
Ｔに関して、該半導体層の上面のうちの該第１領域と該
ソース領域との間の部分の電気抵抗が、該第１領域と該
ドレイン領域との間の電気抵抗に等しく設定されていて
もよい。
は、前記半導体基層の上面のうちの前記第１領域と前記
ソース領域との間の部分、及び該第１領域と前記ドレイ
ン領域との間の部分の両方にＮ型不純物拡散層が設けら
れており、そのことにより、該第１のＮｃｈＭＯＳＦＥ
Ｔに関して、該半導体層の上面のうちの該第１領域と該
ソース領域との間の部分の電気抵抗が、該第１領域と該
ドレイン領域との間の電気抵抗に等しく設定されていて
もよい。
【００３３】本発明の他の静電破壊保護回路は、電源電
圧を供給するための電源端子と、前記入出力パッドにド
レインが接続され、ソース及びゲートが該電源端子に接
続された第１のＰｃｈＭＯＳＦＥＴと、該入出力パッド
にドレインが接続され、ソース及びゲートが該電源端子
に接続された第２のＰｃｈＭＯＳＦＥＴと、を備えてお
り、該第１及び第２のＰｃｈＭＯＳＦＥＴのそれぞれ
は、上面を有するＮ型半導体層と、該半導体層の該上面
に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設け
られたゲート電極と、該半導体層の上面のうち、該ゲー
ト電極の直下に位置する第３領域の外側にオフセットし
た第４領域に設けられたＰ型ソース領域及びＰ型ドレイ
ン領域と、を備えており、該半導体層の上面のうちの該
第１領域と該ソース領域との間の部分の電気抵抗が、該
第１領域と該ドレイン領域との間の電気抵抗に等しく、
そのことにより正気目的が達成される。
圧を供給するための電源端子と、前記入出力パッドにド
レインが接続され、ソース及びゲートが該電源端子に接
続された第１のＰｃｈＭＯＳＦＥＴと、該入出力パッド
にドレインが接続され、ソース及びゲートが該電源端子
に接続された第２のＰｃｈＭＯＳＦＥＴと、を備えてお
り、該第１及び第２のＰｃｈＭＯＳＦＥＴのそれぞれ
は、上面を有するＮ型半導体層と、該半導体層の該上面
に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設け
られたゲート電極と、該半導体層の上面のうち、該ゲー
ト電極の直下に位置する第３領域の外側にオフセットし
た第４領域に設けられたＰ型ソース領域及びＰ型ドレイ
ン領域と、を備えており、該半導体層の上面のうちの該
第１領域と該ソース領域との間の部分の電気抵抗が、該
第１領域と該ドレイン領域との間の電気抵抗に等しく、
そのことにより正気目的が達成される。
【００３４】前記第２のＮｃｈＭＯＳＦＥＴと前記第２
のＰｃｈＭＯＳＦＥＴは出力制御回路に接続され、前記
入出力パッド上に出力信号を出力してもよい。
のＰｃｈＭＯＳＦＥＴは出力制御回路に接続され、前記
入出力パッド上に出力信号を出力してもよい。
【００３５】
【作用】本発明のＭＯＳ型半導体装置によれば、 １）ドレイン側がシングルドレイン構造であるために、
電流量が最大となる電流経路の電界強度及び拡散層と基
板間のＰＮ接合における電界強度がＬＤＤ構造に比較し
て緩和される。このため、ＥＳＤ破壊耐圧は大きくな
る。
電流量が最大となる電流経路の電界強度及び拡散層と基
板間のＰＮ接合における電界強度がＬＤＤ構造に比較し
て緩和される。このため、ＥＳＤ破壊耐圧は大きくな
る。
【００３６】２）ドレイン側にオフセットしたシングル
ドレイン構造を採用しているために、通常のゲート端に
高濃度拡散層が入り込んだものよりＧＩＤＬ電流は減少
する。
ドレイン構造を採用しているために、通常のゲート端に
高濃度拡散層が入り込んだものよりＧＩＤＬ電流は減少
する。
【００３７】３）ソース側にＬＤＤ構造を採用している
ために、ソース側もオフセットしたシングルドレイン構
造を持つ従来の対称型ＭＯＳＦＥＴより、駆動力が向上
する。
ために、ソース側もオフセットしたシングルドレイン構
造を持つ従来の対称型ＭＯＳＦＥＴより、駆動力が向上
する。
【００３８】ＣＭＯＳ半導体装置において、ＮｃｈＭＯ
ＳＦＥＴに非対称構造のトランジスタを用い、ＰｃｈＭ
ＯＳＦＥＴにＬＤＤ構造のトランジスタを用いること
で、ＥＳＤ破壊耐圧を変化させずに、製造のためのマス
クの枚数が１枚減らされる。
ＳＦＥＴに非対称構造のトランジスタを用い、ＰｃｈＭ
ＯＳＦＥＴにＬＤＤ構造のトランジスタを用いること
で、ＥＳＤ破壊耐圧を変化させずに、製造のためのマス
クの枚数が１枚減らされる。
【００３９】また、本発明のＭＯＳ型半導体装置の製造
方法は、従来Ｓ／Ｄ（ソース・ドレイン）形成マスクと
共通に用いていたＬＤＤ注入用マスクを別にし、一部の
トランジスタにおいてはドレイン側にＬＤＤ注入を行な
わないようなパターンにすることで、工程数を増加させ
ずに、また特殊なプロセスを用いることなく、さらにＥ
ＳＤ保護トランジスタをオフセットのシングルドレイン
構造にする場合と同じマスク数で、Ｉ／Ｏ回路とＥＳＤ
保護トランジスタの両方兼ねたＭＯＳＦＥＴに非常に適
したドレイン側がオフセットのシングルドレイン構造
で、ソース側がＬＤＤ構造である非対称ＭＯＳＦＥＴを
作製することができる。
方法は、従来Ｓ／Ｄ（ソース・ドレイン）形成マスクと
共通に用いていたＬＤＤ注入用マスクを別にし、一部の
トランジスタにおいてはドレイン側にＬＤＤ注入を行な
わないようなパターンにすることで、工程数を増加させ
ずに、また特殊なプロセスを用いることなく、さらにＥ
ＳＤ保護トランジスタをオフセットのシングルドレイン
構造にする場合と同じマスク数で、Ｉ／Ｏ回路とＥＳＤ
保護トランジスタの両方兼ねたＭＯＳＦＥＴに非常に適
したドレイン側がオフセットのシングルドレイン構造
で、ソース側がＬＤＤ構造である非対称ＭＯＳＦＥＴを
作製することができる。
【００４０】またさらにｐｃｈＭＯＳＦＥＴではＳ／Ｄ
（ソース・ドレイン）形成マスクとＬＤＤ注入用マスク
を共通に用いることでマスク枚数を１枚減らすことがで
きる。
（ソース・ドレイン）形成マスクとＬＤＤ注入用マスク
を共通に用いることでマスク枚数を１枚減らすことがで
きる。
【００４１】またさらに非対称のＭＯＳＦＥＴだけでな
く、通常論理回路部に用いる対称型のＭＯＳＦＥＴを容
易に形成できる。
く、通常論理回路部に用いる対称型のＭＯＳＦＥＴを容
易に形成できる。
【００４２】本発明による静電破壊保護回路では、 １）ＥＳＤ保護回路とＩ／Ｏ回路の両方ともＬＤＤ構造
であるものと比較して、Ｉ／Ｏ回路の駆動力が若干減少
するため、Ｉ／Ｏ回路の面積は若干増加する。しかしな
がらＥＳＤ破壊耐圧は大きくなるため、ＥＳＤ保護回路
の面積を減少させることができるため、全体としてレイ
アウト面積を減少させることができる。また両方ともオ
フセットのシングルドレイン構造であるものと比較し
て、Ｉ／Ｏ回路の駆動力が増加するため、Ｉ／Ｏ回路の
トランジスタのゲート幅を減少させることができるた
め、Ｉ／Ｏ回路の面積を減少させることができる。
であるものと比較して、Ｉ／Ｏ回路の駆動力が若干減少
するため、Ｉ／Ｏ回路の面積は若干増加する。しかしな
がらＥＳＤ破壊耐圧は大きくなるため、ＥＳＤ保護回路
の面積を減少させることができるため、全体としてレイ
アウト面積を減少させることができる。また両方ともオ
フセットのシングルドレイン構造であるものと比較し
て、Ｉ／Ｏ回路の駆動力が増加するため、Ｉ／Ｏ回路の
トランジスタのゲート幅を減少させることができるた
め、Ｉ／Ｏ回路の面積を減少させることができる。
【００４３】２）ＥＳＤ保護回路トランジスタのゲート
長は、他のトランジスタのゲート長より大きいため、従
来非対称ＭＯＳＦＥＴを製作する際に問題であったゲー
トを横切るパターンの形成が容易である。
長は、他のトランジスタのゲート長より大きいため、従
来非対称ＭＯＳＦＥＴを製作する際に問題であったゲー
トを横切るパターンの形成が容易である。
【００４４】３）１）の効果によりゲート幅を大幅に減
少できるために、入力の際の負荷容量である接合容量及
び出力の際のゲート電極による寄生効果を大幅に減少で
き、Ｉ／Ｏ回路を駆動する際の遅延時間が改善される。
少できるために、入力の際の負荷容量である接合容量及
び出力の際のゲート電極による寄生効果を大幅に減少で
き、Ｉ／Ｏ回路を駆動する際の遅延時間が改善される。
【００４５】またさらにＣＭＯＳ構造において、Ｉ／Ｏ
回路とＥＳＤ保護トランジスタの両方兼ねたＮｃｈＭＯ
ＳＦＥＴに非対称構造のトランジスタを、ＰｃｈＭＯＳ
ＦＥＴにＬＤＤ構造のトランジスタを用いることで、Ｅ
ＳＤ破壊耐圧を同程度に保ったままで、この装置を実現
するのに必要なマスク枚数を１枚減らすことができる。
回路とＥＳＤ保護トランジスタの両方兼ねたＮｃｈＭＯ
ＳＦＥＴに非対称構造のトランジスタを、ＰｃｈＭＯＳ
ＦＥＴにＬＤＤ構造のトランジスタを用いることで、Ｅ
ＳＤ破壊耐圧を同程度に保ったままで、この装置を実現
するのに必要なマスク枚数を１枚減らすことができる。
【００４６】
【実施例】以下に、本発明を実施例について説明する。
【００４７】（実施例１）本実施例のＭＯＳ型トランジ
スタは、Ｐ型の単結晶シリコン基板１００の上面に設け
られたゲート絶縁膜１０１と、ゲート絶縁膜１０１上に
設けられたゲート電極１０２と、ゲート電極１０２の側
面に設けられたサイドウォールスペーサ１０３と、シリ
コン基板１００内に形成されたＮ型ソース領域１０５ａ
及びＮ型ドレイン領域１０５ｂとを備えている。
スタは、Ｐ型の単結晶シリコン基板１００の上面に設け
られたゲート絶縁膜１０１と、ゲート絶縁膜１０１上に
設けられたゲート電極１０２と、ゲート電極１０２の側
面に設けられたサイドウォールスペーサ１０３と、シリ
コン基板１００内に形成されたＮ型ソース領域１０５ａ
及びＮ型ドレイン領域１０５ｂとを備えている。
【００４８】本明細書では、説明の都合上、シリコン基
板１００の上面を、３つの領域：（１）ゲート電極１０
２の直下に位置する第１領域、(2)その外側に０．０５
から０．１０μｍ程度オフセットした第２領域、及び
(3)第１領域と第２領域との間の中間領域、に分けて考
えることにする。ゲート絶縁膜１０１及びゲート電極１
０２は、第１領域の真上に位置している。ソース領域１
０５ａ及びドレイン領域１０５ｂは、何れも、第２領域
に設けられている。サイドウォールスペーサ１０３は、
第１領域と第２領域との間の中間領域上に設けられてい
る。
板１００の上面を、３つの領域：（１）ゲート電極１０
２の直下に位置する第１領域、(2)その外側に０．０５
から０．１０μｍ程度オフセットした第２領域、及び
(3)第１領域と第２領域との間の中間領域、に分けて考
えることにする。ゲート絶縁膜１０１及びゲート電極１
０２は、第１領域の真上に位置している。ソース領域１
０５ａ及びドレイン領域１０５ｂは、何れも、第２領域
に設けられている。サイドウォールスペーサ１０３は、
第１領域と第２領域との間の中間領域上に設けられてい
る。
【００４９】本実施例の第１領域とソース領域１０５ａ
との間には、Ｎ型不純物拡散領域１０４が設けられてい
る。より正確には、不純物拡散層１０４は、ソース領域
１０５ａから第１領域の内部にまで延びている。この不
純物拡散領域１０４は、ソース領域１０５ａの不純物濃
度（２×１０20ｃｍ-3）よりも低い不純物濃度（２×１
０17ｃｍ-3）を有してており、ソース領域１０５ａの最
大厚さ（０．２０μｍ）より薄い厚さ（０．１４μｍ）
を有している。この不純物拡散領域１０４の存在によ
り、第１領域とソース領域との間の中間領域の電気抵抗
が、第１領域とドレイン領域との間の中間領域の電気抵
抗よりも小さくなっている。
との間には、Ｎ型不純物拡散領域１０４が設けられてい
る。より正確には、不純物拡散層１０４は、ソース領域
１０５ａから第１領域の内部にまで延びている。この不
純物拡散領域１０４は、ソース領域１０５ａの不純物濃
度（２×１０20ｃｍ-3）よりも低い不純物濃度（２×１
０17ｃｍ-3）を有してており、ソース領域１０５ａの最
大厚さ（０．２０μｍ）より薄い厚さ（０．１４μｍ）
を有している。この不純物拡散領域１０４の存在によ
り、第１領域とソース領域との間の中間領域の電気抵抗
が、第１領域とドレイン領域との間の中間領域の電気抵
抗よりも小さくなっている。
【００５０】図１には、単結晶シリコン基板１００に形
成されたＭＯＳＦＥＴが示されているが、単結晶シリコ
ン基板１００の代わりに、絶縁基板上に設けられた単結
晶半導体層、多結晶半導体層又は非晶質半導体層を用い
ても良い。
成されたＭＯＳＦＥＴが示されているが、単結晶シリコ
ン基板１００の代わりに、絶縁基板上に設けられた単結
晶半導体層、多結晶半導体層又は非晶質半導体層を用い
ても良い。
【００５１】次に、図３を参照しながら、図１の非対称
ＭＯＳ型半導体装置の製造方法を説明する。
ＭＯＳ型半導体装置の製造方法を説明する。
【００５２】まず、図３（ａ）に示されるように、Ｐ型
半導体基板３００上に酸化膜（膜厚１０ｎｍ程度）と導
電性膜（膜厚２００ｎｍ程度）とを連続して形成した
後、酸化膜及び導電性膜からなる多層膜の所定の部分を
選択的にエッチングし、それによって、ゲート絶縁膜３
０１及びゲート電極３０２を形成する。エッチングは、
基板３００に垂直な方向に強い異方性を持つドライエッ
チングにより行う。図３（ａ）では、ゲート電極３０２
の直下の領域（第１領域）以外の領域は、基板の上面が
露出しているように記載されているが、ゲート絶縁膜の
ための酸化膜が残置していてもよい。
半導体基板３００上に酸化膜（膜厚１０ｎｍ程度）と導
電性膜（膜厚２００ｎｍ程度）とを連続して形成した
後、酸化膜及び導電性膜からなる多層膜の所定の部分を
選択的にエッチングし、それによって、ゲート絶縁膜３
０１及びゲート電極３０２を形成する。エッチングは、
基板３００に垂直な方向に強い異方性を持つドライエッ
チングにより行う。図３（ａ）では、ゲート電極３０２
の直下の領域（第１領域）以外の領域は、基板の上面が
露出しているように記載されているが、ゲート絶縁膜の
ための酸化膜が残置していてもよい。
【００５３】次に、図３（ｂ）に示されるように、フォ
トレジスト３０６を塗布し、Ｐ型半導体基板３００のド
レイン側とゲート電極３０２のドレイン側を覆った状態
にフォトレジスト３０６をパターニングする。
トレジスト３０６を塗布し、Ｐ型半導体基板３００のド
レイン側とゲート電極３０２のドレイン側を覆った状態
にフォトレジスト３０６をパターニングする。
【００５４】図３（ｃ）に示されるように、ゲート電極
３０２及びフォトレジスト３０６をマスクとして、ｎ型
の不純物、例えば、リンイオンを注入エネルギー４０Ｋ
ｅＶ、注入ドーズ量４×１０13ｃｍ-2程度で７度の角度
でイオン注入し、Ｎ型低濃度拡散層３０４を形成する。
３０２及びフォトレジスト３０６をマスクとして、ｎ型
の不純物、例えば、リンイオンを注入エネルギー４０Ｋ
ｅＶ、注入ドーズ量４×１０13ｃｍ-2程度で７度の角度
でイオン注入し、Ｎ型低濃度拡散層３０４を形成する。
【００５５】図３（ｄ）に示されるように、フォトレジ
スト３０６を除去した後、ゲート側壁３０３となる絶縁
膜（例えば酸化膜）を約１５０ｎｍ堆積する。その後、
その絶縁膜を垂直方向に強い異方性を持つドライエッチ
ングによりエッチングし、それによって絶縁膜の所定部
分をゲート電極３０２の側面に残置させ、ゲート側壁４
を形成する。
スト３０６を除去した後、ゲート側壁３０３となる絶縁
膜（例えば酸化膜）を約１５０ｎｍ堆積する。その後、
その絶縁膜を垂直方向に強い異方性を持つドライエッチ
ングによりエッチングし、それによって絶縁膜の所定部
分をゲート電極３０２の側面に残置させ、ゲート側壁４
を形成する。
【００５６】図３（ｅ）に示されるように、Ｎ型の不純
物、例えば、ヒ素イオンを注入エネルギー８０ＫｅＶ、
注入ドーズ量６×１０15ｃｍ-2程度イオン注入し、Ｎ型
高濃度拡散層３０５を形成する。
物、例えば、ヒ素イオンを注入エネルギー８０ＫｅＶ、
注入ドーズ量６×１０15ｃｍ-2程度イオン注入し、Ｎ型
高濃度拡散層３０５を形成する。
【００５７】従来のＬＤＤ構造をもつＭＯＳＦＥＴを含
む複数のＭＯＳＦＥＴを同一基板上に同時に形成する場
合、図１の構造を持つべき一部のトランジスタについて
のみ、ドレイン側にＬＤＤ注入を行なわないようにすれ
ばよい。そうすれば、製造工程の数を特別に増加させず
に、また特殊プロセスを用いることなく、オフセットし
たシングルドレイン構造をドレイン側に有し、ＬＤＤ構
造をソース側に有する非対称ＭＯＳＦＥＴを容易に形成
することができる。特に、複数のトランジスタが一つの
基板に集積された半導体装置を製造する場合、一部の選
択されたトランジスタについてのみ、図３に示す非対称
のマスキングを行えば、普通の対称型ＭＯＳＦＥＴと同
時に上記非対称ＭＯＳＦＥＴを作製することができる。
む複数のＭＯＳＦＥＴを同一基板上に同時に形成する場
合、図１の構造を持つべき一部のトランジスタについて
のみ、ドレイン側にＬＤＤ注入を行なわないようにすれ
ばよい。そうすれば、製造工程の数を特別に増加させず
に、また特殊プロセスを用いることなく、オフセットし
たシングルドレイン構造をドレイン側に有し、ＬＤＤ構
造をソース側に有する非対称ＭＯＳＦＥＴを容易に形成
することができる。特に、複数のトランジスタが一つの
基板に集積された半導体装置を製造する場合、一部の選
択されたトランジスタについてのみ、図３に示す非対称
のマスキングを行えば、普通の対称型ＭＯＳＦＥＴと同
時に上記非対称ＭＯＳＦＥＴを作製することができる。
【００５８】図３の方法により製造されたＮｃｈＭＯＳ
ＦＥＴ（本発明）と従来の対称構造を有するＮｃｈＭＯ
ＳＦＥＴ（従来例１及び２）について、プロセス・デバ
イスシミュレーションを用いて駆動力を計算し比較し
た。
ＦＥＴ（本発明）と従来の対称構造を有するＮｃｈＭＯ
ＳＦＥＴ（従来例１及び２）について、プロセス・デバ
イスシミュレーションを用いて駆動力を計算し比較し
た。
【００５９】従来例１：ソース、ドレイン両方ともＬＤ
Ｄ構造 従来例２：ソース、ドレイン両方ともオフセットのシン
グルドレイン構造 本発明１：ソースがＬＤＤ、ドレインがオフセットのシ
ングルドレイン構造 図９のグラフにデバイスシミュレーションにより求めた
ＮｃｈＭＯＳＦＥＴの飽和電流を示す。グラフの横軸は
ドレイン電圧、縦軸はドレイン電流である。ゲート電圧
は３Ｖ、ゲート長０．５μｍ、及びゲート酸化膜１０ｎ
ｍの条件で、プロセスシミュレーションを行なってい
る。
Ｄ構造 従来例２：ソース、ドレイン両方ともオフセットのシン
グルドレイン構造 本発明１：ソースがＬＤＤ、ドレインがオフセットのシ
ングルドレイン構造 図９のグラフにデバイスシミュレーションにより求めた
ＮｃｈＭＯＳＦＥＴの飽和電流を示す。グラフの横軸は
ドレイン電圧、縦軸はドレイン電流である。ゲート電圧
は３Ｖ、ゲート長０．５μｍ、及びゲート酸化膜１０ｎ
ｍの条件で、プロセスシミュレーションを行なってい
る。
【００６０】図９からわかるように、ゲート電圧、ドレ
イン電圧３Ｖの場合の単位ゲート幅当りの飽和電流値Ｉ
ｄｓａｔは各々、 Ｉｄｓａｔ（従来例１） ＝０．３２９ｍＡ／
μｍ Ｉｄｓａｔ（従来例２） ＝０．１６８ｍＡ／
μｍ Ｉｄｓａｔ（本発明１） ＝０．２５９ｍＡ／
μｍ となり、本発明は従来例１と比較して駆動力が約２１％
減少するが、従来例２と比較すると５４％増加する。
イン電圧３Ｖの場合の単位ゲート幅当りの飽和電流値Ｉ
ｄｓａｔは各々、 Ｉｄｓａｔ（従来例１） ＝０．３２９ｍＡ／
μｍ Ｉｄｓａｔ（従来例２） ＝０．１６８ｍＡ／
μｍ Ｉｄｓａｔ（本発明１） ＝０．２５９ｍＡ／
μｍ となり、本発明は従来例１と比較して駆動力が約２１％
減少するが、従来例２と比較すると５４％増加する。
【００６１】また、図１０に２００ｐＦサージ試験で得
られたＮｃｈＭＯＳＦＥＴのＥＳＤ破壊耐圧（実験値）
のゲート幅依存性を示す。ＥＳＤ破壊耐圧は、ＭＯＳＦ
ＥＴのドレイン側の構造だけで決定されるので、本発明
１のＥＳＤ破壊耐圧と従来例２（オフセットシングルド
レイン構造）のＥＳＤ破壊耐圧は同一である。図１０か
ら、ＥＳＤ破壊耐圧はゲート幅に比例し、本発明１及び
従来例２のＥＳＤ破壊耐圧は従来例の２倍以上であるこ
とがわかる。
られたＮｃｈＭＯＳＦＥＴのＥＳＤ破壊耐圧（実験値）
のゲート幅依存性を示す。ＥＳＤ破壊耐圧は、ＭＯＳＦ
ＥＴのドレイン側の構造だけで決定されるので、本発明
１のＥＳＤ破壊耐圧と従来例２（オフセットシングルド
レイン構造）のＥＳＤ破壊耐圧は同一である。図１０か
ら、ＥＳＤ破壊耐圧はゲート幅に比例し、本発明１及び
従来例２のＥＳＤ破壊耐圧は従来例の２倍以上であるこ
とがわかる。
【００６２】図１０から得られた単位ゲート幅当りのＥ
ＳＤ破壊耐圧は ＥＳＤ破壊耐圧（従来例１） ＝０．５３Ｖ／μｍ ＥＳＤ破壊耐圧（従来例２） ＝１．１４Ｖ／μｍ ＥＳＤ破壊耐圧（本発明１） ＝１．１４Ｖ／μｍ となり、本実施例は従来例２とほぼ同等のＥＳＤ破壊耐
圧を確保でき、さらに従来例１と比較すると２倍以上Ｅ
ＳＤ破壊耐圧が増加する。
ＳＤ破壊耐圧は ＥＳＤ破壊耐圧（従来例１） ＝０．５３Ｖ／μｍ ＥＳＤ破壊耐圧（従来例２） ＝１．１４Ｖ／μｍ ＥＳＤ破壊耐圧（本発明１） ＝１．１４Ｖ／μｍ となり、本実施例は従来例２とほぼ同等のＥＳＤ破壊耐
圧を確保でき、さらに従来例１と比較すると２倍以上Ｅ
ＳＤ破壊耐圧が増加する。
【００６３】以上をまとめると、本実施例によれば、従
来例１に比較して、駆動力は約２１％減少するが、ＥＳ
Ｄ破壊耐圧は約２倍以上増加する。また、従来例２に比
較して、ＥＳＤ破壊耐圧は同等であるが、駆動力は約５
４％増加する。本発明の半導体装置は、Ｉ／Ｏ回路を兼
ねるＥＳＤ保護トランジスタに最適である。この点につ
いては、後で、図５及び図６を参照しながら詳述する。
来例１に比較して、駆動力は約２１％減少するが、ＥＳ
Ｄ破壊耐圧は約２倍以上増加する。また、従来例２に比
較して、ＥＳＤ破壊耐圧は同等であるが、駆動力は約５
４％増加する。本発明の半導体装置は、Ｉ／Ｏ回路を兼
ねるＥＳＤ保護トランジスタに最適である。この点につ
いては、後で、図５及び図６を参照しながら詳述する。
【００６４】（実施例２）図２を参照しながら、本発明
による他のＭＯＳ型半導体装置（相補型ＭＯＳ半導体装
置）を説明する。
による他のＭＯＳ型半導体装置（相補型ＭＯＳ半導体装
置）を説明する。
【００６５】図２の相補型ＭＯＳ型半導体装置は、Ｐ型
半導体基板２００、Ｐ型半導体基板２００に設けられた
Ｎ型ウエル２０１、Ｐ型半導体基板２００とＮ型ウエル
２０１を分離するＬＯＣＯＳ２０２、Ｐ型半導体基板２
００とＮ型ウエル２０１の一主面上にゲート酸化膜２０
３を介して設けられたゲート電極２０４、Ｐ型半導体基
板２００に形成されたＮ型ソース低濃度拡散層２０６、
Ｎ型ソースドレイン高濃度拡散層２０８、Ｎ型ウエル２
０１に形成されたＰ型低濃度拡散層２０７、Ｐ型ソース
ドレイン高濃度拡散層２０９、及びゲート電極２０４の
側壁に形成されたゲート側壁２０５を備えている。
半導体基板２００、Ｐ型半導体基板２００に設けられた
Ｎ型ウエル２０１、Ｐ型半導体基板２００とＮ型ウエル
２０１を分離するＬＯＣＯＳ２０２、Ｐ型半導体基板２
００とＮ型ウエル２０１の一主面上にゲート酸化膜２０
３を介して設けられたゲート電極２０４、Ｐ型半導体基
板２００に形成されたＮ型ソース低濃度拡散層２０６、
Ｎ型ソースドレイン高濃度拡散層２０８、Ｎ型ウエル２
０１に形成されたＰ型低濃度拡散層２０７、Ｐ型ソース
ドレイン高濃度拡散層２０９、及びゲート電極２０４の
側壁に形成されたゲート側壁２０５を備えている。
【００６６】図２の実施例において特徴的なことは、Ｎ
ｃｈＭＯＳＦＥＴが非対称構造を有するのに対して、Ｐ
ｃｈＭＯＳＦＥＴが対称的なＬＤＤ構造を有しているこ
とである。本実施例によれば、両方に非対称なＭＯＳＦ
ＥＴを採用する場合よりも、製造工程に必要なマスクの
枚数を１枚減らしながら、ＥＳＤ破壊耐圧を低下させず
に、駆動力を向上させることができる。
ｃｈＭＯＳＦＥＴが非対称構造を有するのに対して、Ｐ
ｃｈＭＯＳＦＥＴが対称的なＬＤＤ構造を有しているこ
とである。本実施例によれば、両方に非対称なＭＯＳＦ
ＥＴを採用する場合よりも、製造工程に必要なマスクの
枚数を１枚減らしながら、ＥＳＤ破壊耐圧を低下させず
に、駆動力を向上させることができる。
【００６７】ＰｃｈＭＯＳＦＥＴが対称的なＬＤＤ構造
を有していても、ＥＳＤ破壊耐圧が低下しない理由は次
のとおりである。
を有していても、ＥＳＤ破壊耐圧が低下しない理由は次
のとおりである。
【００６８】ＰｃｈＭＯＳＦＥＴのチャネル抵抗はＮｃ
ｈＭＯＳＦＥＴのチャネル抵抗よりも高いため、ＥＳＤ
動作時の電流は、ＮｃｈＭＯＳＦＥＴよりもＰｃｈＭＯ
ＳＦＥＴを流れにくい。このために、ＰｃｈＭＯＳＦＥ
ＴのＥＳＤ破壊耐圧がＮｃｈＭＯＳＦＥＴより低くて
も、ＰｃｈＭＯＳＦＥＴではＥＳＤ破壊が起きにくく、
ＥＳＤ破壊耐圧はＮｃｈＭＯＳＦＥＴによって決定され
る。
ｈＭＯＳＦＥＴのチャネル抵抗よりも高いため、ＥＳＤ
動作時の電流は、ＮｃｈＭＯＳＦＥＴよりもＰｃｈＭＯ
ＳＦＥＴを流れにくい。このために、ＰｃｈＭＯＳＦＥ
ＴのＥＳＤ破壊耐圧がＮｃｈＭＯＳＦＥＴより低くて
も、ＰｃｈＭＯＳＦＥＴではＥＳＤ破壊が起きにくく、
ＥＳＤ破壊耐圧はＮｃｈＭＯＳＦＥＴによって決定され
る。
【００６９】図４（ａ）から（ｅ）を参照しながら、図
２のＣＭＯＳ型半導体装置を製造する方法を説明する。
２のＣＭＯＳ型半導体装置を製造する方法を説明する。
【００７０】まず、図４（ａ）に示されるように、Ｐ型
半導体基板４００とｎ型ウエル４０１の一主面上にゲー
ト酸化膜４０３を膜厚１０ｎｍ程度に形成し、ゲート電
極４０４となる導電性膜を膜厚２００ｎｍ程度に堆積
し、ゲート酸化膜４０３とゲート電極４０４となる導電
性膜からなる多層膜の所定の位置を選択的に垂直方向に
強い異方性ドライエッチングによりゲート酸化膜４０３
が露出するまでエッチングを行い、ゲート電極４０４を
形成する。
半導体基板４００とｎ型ウエル４０１の一主面上にゲー
ト酸化膜４０３を膜厚１０ｎｍ程度に形成し、ゲート電
極４０４となる導電性膜を膜厚２００ｎｍ程度に堆積
し、ゲート酸化膜４０３とゲート電極４０４となる導電
性膜からなる多層膜の所定の位置を選択的に垂直方向に
強い異方性ドライエッチングによりゲート酸化膜４０３
が露出するまでエッチングを行い、ゲート電極４０４を
形成する。
【００７１】図４（ｂ）に示されるように、フォトレジ
スト４１０ｂを塗布し、Ｐ型半導体基板４００のドレイ
ン側とＰ型半導体基板４００上のゲート電極４０４のド
レイン側及びＮ型ウエル４０１を覆った状態にフォトレ
ジスト４１０ｂを選択的にパターニングする。さらにゲ
ート電極４０４及びフォトレジスト４１０ｂをマスクと
してｎ型の不純物、例えば、リンイオンを注入エネルギ
ー４０ＫｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２程度で７
度の角度でイオン注入しＮ型ソース低濃度拡散層４０６
を形成する。
スト４１０ｂを塗布し、Ｐ型半導体基板４００のドレイ
ン側とＰ型半導体基板４００上のゲート電極４０４のド
レイン側及びＮ型ウエル４０１を覆った状態にフォトレ
ジスト４１０ｂを選択的にパターニングする。さらにゲ
ート電極４０４及びフォトレジスト４１０ｂをマスクと
してｎ型の不純物、例えば、リンイオンを注入エネルギ
ー４０ＫｅＶ、注入ドーズ量４Ｅ１３ｃｍ−２程度で７
度の角度でイオン注入しＮ型ソース低濃度拡散層４０６
を形成する。
【００７２】図４（ｃ）に示されるように、フォトレジ
スト４１０ｂを除去した後、フォトレジスト４１０ｃを
塗布し、Ｐ型半導体基板４００を覆った状態にフォトレ
ジスト４１０ｃをパターニングする。さらにゲート電極
４０４及びフォトレジスト４１０ｃをマスクとしてＰ型
の不純物、例えば、ＢＦ2イオンを注入エネルギー４０
ＫｅＶ、注入ドーズ量４×１０13ｃｍ-2程度で７度の角
度でイオン注入しＰ型低濃度拡散層４０７を形成する。
スト４１０ｂを除去した後、フォトレジスト４１０ｃを
塗布し、Ｐ型半導体基板４００を覆った状態にフォトレ
ジスト４１０ｃをパターニングする。さらにゲート電極
４０４及びフォトレジスト４１０ｃをマスクとしてＰ型
の不純物、例えば、ＢＦ2イオンを注入エネルギー４０
ＫｅＶ、注入ドーズ量４×１０13ｃｍ-2程度で７度の角
度でイオン注入しＰ型低濃度拡散層４０７を形成する。
【００７３】図４（ｄ）に示されるように、フォトレジ
スト４１０ｃを除去した後、ゲート側壁４０５となる絶
縁膜例えば酸化膜を約１５０ｎｍ堆積し、選択的に垂直
方向に強い異方性ドライエッチングによりゲート側壁４
０５をゲート電極４０４の側面に残置させる。次にフォ
トレジスト４１０ｄを塗布し、Ｎ型ウエル４０１を覆っ
た状態にフォトレジスト４１０ｄを選択的にパターニン
グする。さらにゲート電極４０４及びフォトレジスト４
１０ｄをマスクとしてＮ型の不純物、例えば、ヒ素イオ
ンを注入エネルギー８０ＫｅＶ、注入ドーズ量６Ｅ１５
ｃｍ−２程度で７度の角度でイオン注入しＮ型高濃度拡
散層４０８を形成する。
スト４１０ｃを除去した後、ゲート側壁４０５となる絶
縁膜例えば酸化膜を約１５０ｎｍ堆積し、選択的に垂直
方向に強い異方性ドライエッチングによりゲート側壁４
０５をゲート電極４０４の側面に残置させる。次にフォ
トレジスト４１０ｄを塗布し、Ｎ型ウエル４０１を覆っ
た状態にフォトレジスト４１０ｄを選択的にパターニン
グする。さらにゲート電極４０４及びフォトレジスト４
１０ｄをマスクとしてＮ型の不純物、例えば、ヒ素イオ
ンを注入エネルギー８０ＫｅＶ、注入ドーズ量６Ｅ１５
ｃｍ−２程度で７度の角度でイオン注入しＮ型高濃度拡
散層４０８を形成する。
【００７４】工程（ｅ）において、フォトレジスト４１
０ｄを除去し、フォトレジスト４１０ｅを塗布し、Ｐ型
半導体基板４００を覆った状態にフォトレジスト４１０
ｅを選択的にパターニングする。さらにゲート電極４０
４及びフォトレジスト４１０ｅをマスクとしてＰ型の不
純物、例えば、ＢＦ2イオンを注入エネルギー８０Ｋｅ
Ｖ、注入ドーズ量６×１０15ｃｍ-2程度で７度の角度で
イオン注入しＰ型高濃度拡散層４０９を形成する。
０ｄを除去し、フォトレジスト４１０ｅを塗布し、Ｐ型
半導体基板４００を覆った状態にフォトレジスト４１０
ｅを選択的にパターニングする。さらにゲート電極４０
４及びフォトレジスト４１０ｅをマスクとしてＰ型の不
純物、例えば、ＢＦ2イオンを注入エネルギー８０Ｋｅ
Ｖ、注入ドーズ量６×１０15ｃｍ-2程度で７度の角度で
イオン注入しＰ型高濃度拡散層４０９を形成する。
【００７５】本実施例の製造方法でによれば、Ｐｃｈの
図４（ｅ）のＳ／Ｄ（ソース・ドレイン）形成マスク
と、図４（ｃ）のＬＤＤ注入用マスクを共通に用いるこ
とができるので、バラバラのマスクを用いるよりもマス
ク枚数を１枚減らすことができる。
図４（ｅ）のＳ／Ｄ（ソース・ドレイン）形成マスク
と、図４（ｃ）のＬＤＤ注入用マスクを共通に用いるこ
とができるので、バラバラのマスクを用いるよりもマス
ク枚数を１枚減らすことができる。
【００７６】（実施例３）図５を参照しながら、本発明
による静電破壊保護回路を説明する。
による静電破壊保護回路を説明する。
【００７７】図５は、不図示の内部回路との外部装置と
の間で、信号を入出力するため部分の回路構成を示して
いる。信号の入出力のための入出力パッド５００は、入
力ゲート５０６を介して、内部回路（不図示）に電気的
に接続されている。
の間で、信号を入出力するため部分の回路構成を示して
いる。信号の入出力のための入出力パッド５００は、入
力ゲート５０６を介して、内部回路（不図示）に電気的
に接続されている。
【００７８】入力ゲート５０６と入出力パッド５００と
を結ぶ配線には、第１のＮｃｈＭＯＳＦＥＴ５０１ｎ、
第１のＰｃｈＭＯＳＦＥＴ５０１ｐ、第２のＮｃｈＭＯ
ＳＦＥＴ５０２ｎ、及び第２のＰｃｈＭＯＳＦＥＴ５０
２ｐの各ドレインが接続されている。
を結ぶ配線には、第１のＮｃｈＭＯＳＦＥＴ５０１ｎ、
第１のＰｃｈＭＯＳＦＥＴ５０１ｐ、第２のＮｃｈＭＯ
ＳＦＥＴ５０２ｎ、及び第２のＰｃｈＭＯＳＦＥＴ５０
２ｐの各ドレインが接続されている。
【００７９】第１のＮｃｈＭＯＳＦＥＴ５０１ｎのソー
ス及びゲートは接地端子５０４に接続され、第１のＰｃ
ｈＭＯＳＦＥＴ５０１ｐのソース及びゲートは電源端子
５０５に接続されている。第１のＮｃｈＭＯＳＦＥＴ５
０１ｎと第１のＰｃｈＭＯＳＦＥＴ５０１ｐとは、ＥＳ
Ｄ保護トランジスタとして機能する。第２のＮｃｈＭＯ
ＳＦＥＴ５０２ｎのソースは接地端子５０４に接続さ
れ、第２のＰｃｈＭＯＳＦＥＴ５０２ｐのソースは電源
端子５０５に接続されている。また、第２のＮｃｈＭＯ
ＳＦＥＴ５０２ｎ及びＰｃｈＭＯＳＦＥＴ５０２ｐの各
ゲートは、Ｉ／Ｏ回路の駆動回路５０３に接続されてい
る。この駆動回路５０３の働きにより、入出力パッド５
００上に、出力信号が出力される。言い換えると、第２
のＮｃｈＭＯＳＦＥＴ５０２ｎと第２のＰｃｈＭＯＳＦ
ＥＴ５０２ｐとは、ＥＳＤ保護トランジスタを兼ねたＩ
／Ｏ回路としても機能する。
ス及びゲートは接地端子５０４に接続され、第１のＰｃ
ｈＭＯＳＦＥＴ５０１ｐのソース及びゲートは電源端子
５０５に接続されている。第１のＮｃｈＭＯＳＦＥＴ５
０１ｎと第１のＰｃｈＭＯＳＦＥＴ５０１ｐとは、ＥＳ
Ｄ保護トランジスタとして機能する。第２のＮｃｈＭＯ
ＳＦＥＴ５０２ｎのソースは接地端子５０４に接続さ
れ、第２のＰｃｈＭＯＳＦＥＴ５０２ｐのソースは電源
端子５０５に接続されている。また、第２のＮｃｈＭＯ
ＳＦＥＴ５０２ｎ及びＰｃｈＭＯＳＦＥＴ５０２ｐの各
ゲートは、Ｉ／Ｏ回路の駆動回路５０３に接続されてい
る。この駆動回路５０３の働きにより、入出力パッド５
００上に、出力信号が出力される。言い換えると、第２
のＮｃｈＭＯＳＦＥＴ５０２ｎと第２のＰｃｈＭＯＳＦ
ＥＴ５０２ｐとは、ＥＳＤ保護トランジスタを兼ねたＩ
／Ｏ回路としても機能する。
【００８０】図５の回路において特徴的なことは、第１
のＮｃｈＭＯＳＦＥＴ５０１ｎ、第１のＰｃｈＭＯＳＦ
ＥＴ５０１ｐ、第２のＮｃｈＭＯＳＦＥＴ５０２ｎ及び
第２のＰｃｈＭＯＳＦＥＴ５０２ｐが、図１に示される
ような構成を有していることにある。すなちわ、これら
のＭＯＳＦＥＴは、ドレイン側にオフセットしたシング
ルドレイン構造を有し、しかも、ソース側にＬＤＤ構造
を有している。
のＮｃｈＭＯＳＦＥＴ５０１ｎ、第１のＰｃｈＭＯＳＦ
ＥＴ５０１ｐ、第２のＮｃｈＭＯＳＦＥＴ５０２ｎ及び
第２のＰｃｈＭＯＳＦＥＴ５０２ｐが、図１に示される
ような構成を有していることにある。すなちわ、これら
のＭＯＳＦＥＴは、ドレイン側にオフセットしたシング
ルドレイン構造を有し、しかも、ソース側にＬＤＤ構造
を有している。
【００８１】第１のＮｃｈＭＯＳＦＥＴ５０１ｎ及び第
１のＰｃｈＭＯＳＦＥＴ５０１ｐがオフセットしたシン
グルドレイン構造を有しているために、ＥＳＤ破壊耐圧
が高く、ＧＩＤＬ電流が小さい。さらに、第２のＮｃｈ
ＭＯＳＦＥＴ及び第２のＰｃｈＭＯＳＦＥＴが、オフセ
ットしたシングルドレイン構造を有し、しかも、ソース
側にＬＤＤ構造を有しているために、駆動力が大きい。
１のＰｃｈＭＯＳＦＥＴ５０１ｐがオフセットしたシン
グルドレイン構造を有しているために、ＥＳＤ破壊耐圧
が高く、ＧＩＤＬ電流が小さい。さらに、第２のＮｃｈ
ＭＯＳＦＥＴ及び第２のＰｃｈＭＯＳＦＥＴが、オフセ
ットしたシングルドレイン構造を有し、しかも、ソース
側にＬＤＤ構造を有しているために、駆動力が大きい。
【００８２】レイアウト面積とＩ／Ｏ回路を駆動する際
の遅延時間の観点について、本発明と従来例を比較す
る。本発明と従来例ともに保護トランジスタ、及び出力
トランジスタとも同一のトランジスタを用いている。
の遅延時間の観点について、本発明と従来例を比較す
る。本発明と従来例ともに保護トランジスタ、及び出力
トランジスタとも同一のトランジスタを用いている。
【００８３】従来例１：ソース、ドレイン両方ともＬＤ
Ｄ構造 従来例２：ソース、ドレイン両方ともオフセットしたシ
ングルドレイン構造 実施例１について述べたように、シミュレーションから
求めたゲート電圧、ドレイン電圧３Ｖの場合の単位ゲー
ト幅当りのＮ／ＰｃｈＭＯＳＦＥＴの飽和電流値Ｉｄｓ
ａｔは各々、 Idsat（従来例１、N/Pch） ＝0.329/0.12
5(ｍＡ/μｍ) Idsat（従来例２、N/Pch） ＝0.168/0.06
4(ｍＡ/μｍ) Idsat（本発明 、N/Pch） ＝0.259/0.09
8(ｍＡ/μｍ) となり、一方実験より観測されたＮ／ＰｃｈＭＯＳＦＥ
ＴのＥＳＤ破壊耐圧は ＥＳＤ破壊耐圧（従来例１） ＝0.53(Ｖ/μ
ｍ) ＥＳＤ破壊耐圧（従来例２） ＝1.14(Ｖ/μ
ｍ) ＥＳＤ破壊耐圧（本発明） ＝1.14(Ｖ/μ
ｍ) となる。標準的な０．５μｍＣＭＯＳプロセスを用いて
製造した従来例１のチップにおいては、保護及び出力ト
ランジスタのレイアウト面積は各々、 保護トランジスタ面積（従来例１） ＝35200(μｍ
2) 出力トランジスタ面積（従来例１） ＝ 9072(μｍ
2) を占めており、その合計は 保護＋出力トランジスタ面積（従来例１）＝44272(μｍ
2) となる。これは１つのパッドについて必要な保護＋出力
トランジスタの面積である。
Ｄ構造 従来例２：ソース、ドレイン両方ともオフセットしたシ
ングルドレイン構造 実施例１について述べたように、シミュレーションから
求めたゲート電圧、ドレイン電圧３Ｖの場合の単位ゲー
ト幅当りのＮ／ＰｃｈＭＯＳＦＥＴの飽和電流値Ｉｄｓ
ａｔは各々、 Idsat（従来例１、N/Pch） ＝0.329/0.12
5(ｍＡ/μｍ) Idsat（従来例２、N/Pch） ＝0.168/0.06
4(ｍＡ/μｍ) Idsat（本発明 、N/Pch） ＝0.259/0.09
8(ｍＡ/μｍ) となり、一方実験より観測されたＮ／ＰｃｈＭＯＳＦＥ
ＴのＥＳＤ破壊耐圧は ＥＳＤ破壊耐圧（従来例１） ＝0.53(Ｖ/μ
ｍ) ＥＳＤ破壊耐圧（従来例２） ＝1.14(Ｖ/μ
ｍ) ＥＳＤ破壊耐圧（本発明） ＝1.14(Ｖ/μ
ｍ) となる。標準的な０．５μｍＣＭＯＳプロセスを用いて
製造した従来例１のチップにおいては、保護及び出力ト
ランジスタのレイアウト面積は各々、 保護トランジスタ面積（従来例１） ＝35200(μｍ
2) 出力トランジスタ面積（従来例１） ＝ 9072(μｍ
2) を占めており、その合計は 保護＋出力トランジスタ面積（従来例１）＝44272(μｍ
2) となる。これは１つのパッドについて必要な保護＋出力
トランジスタの面積である。
【００８４】一方従来例１を基準にして、同じ破壊耐圧
及び同じ駆動力を得るために必要なレイアウト面積は、
本発明では、 保護トランジスタ面積（本発明） ＝ 8960(μｍ
2) 出力トランジスタ面積（本発明） ＝11616(μｍ
2) 保護＋出力トランジスタ面積（本発明） ＝20576(μｍ
2) となり従来例１と比較して約５３％減少する。
及び同じ駆動力を得るために必要なレイアウト面積は、
本発明では、 保護トランジスタ面積（本発明） ＝ 8960(μｍ
2) 出力トランジスタ面積（本発明） ＝11616(μｍ
2) 保護＋出力トランジスタ面積（本発明） ＝20576(μｍ
2) となり従来例１と比較して約５３％減少する。
【００８５】一方従来例１を基準にして、同じ破壊耐圧
及び同じ駆動力を得るために必要なレイアウト面積は、
従来例２では、 保護トランジスタ面積（従来例２） ＝ 2816(μｍ
2) 出力トランジスタ面積（従来例２） ＝17776(μｍ
2) 保護＋出力トランジスタ面積（従来例２）＝20592(μｍ
2) となり本発明に比較して殆ど同じである。従って入力の
際の負荷容量である接合容量は殆ど同じであり、入力の
際の遅延時間は変化しない。
及び同じ駆動力を得るために必要なレイアウト面積は、
従来例２では、 保護トランジスタ面積（従来例２） ＝ 2816(μｍ
2) 出力トランジスタ面積（従来例２） ＝17776(μｍ
2) 保護＋出力トランジスタ面積（従来例２）＝20592(μｍ
2) となり本発明に比較して殆ど同じである。従って入力の
際の負荷容量である接合容量は殆ど同じであり、入力の
際の遅延時間は変化しない。
【００８６】しかしながらＩ／Ｏ回路のゲート幅が本発
明では従来例２の５６％に減少するので出力の際の負荷
容量であるゲート容量を４４％、またゲート電極による
ＲＣ遅延時間を６８％減少させることができるので、出
力の際の遅延時間を大幅に改善できる。
明では従来例２の５６％に減少するので出力の際の負荷
容量であるゲート容量を４４％、またゲート電極による
ＲＣ遅延時間を６８％減少させることができるので、出
力の際の遅延時間を大幅に改善できる。
【００８７】また本発明においてはＥＳＤ保護回路トラ
ンジスタのゲート長は、他のトランジスタのゲート長よ
り大きいため、従来非対称ＭＯＳＦＥＴを製作する際に
問題であったゲートを横切るパターンの形成が容易であ
る。
ンジスタのゲート長は、他のトランジスタのゲート長よ
り大きいため、従来非対称ＭＯＳＦＥＴを製作する際に
問題であったゲートを横切るパターンの形成が容易であ
る。
【００８８】本実施例では、第１のＮｃｈＭＯＳＦＥＴ
５０１ｎ、第１のＰｃｈＭＯＳＦＥＴ５０１ｐ、第２の
ＮｃｈＭＯＳＦＥＴ５０２ｎ、及び第２のＰｃｈＭＯＳ
ＦＥＴ５０２ｐの全てが、図１に示されるような非対称
構造を有している。しかし、第１のＮｃｈＭＯＳＦＥＴ
５０１ｎ及び／又は第１のＰｃｈＭＯＳＦＥＴ５０１ｐ
については、ＬＤＤ構造を全く持たないオフセット型シ
ングルドレイン構造を有するＭＯＳＦＥＴを用いても良
い。第１のＮｃｈＭＯＳＦＥＴ５０１ｎ及び第１のＰｃ
ｈＭＯＳＦＥＴ５０１ｐは、ＥＳＤ保護回路として機能
すればよいので、第２のＮｃｈＭＯＳＦＥＴ５０２ｎ及
び第２のＰｃｈＭＯＳＦＥＴ５０２ｐほど、高い駆動力
が要求されないからである。
５０１ｎ、第１のＰｃｈＭＯＳＦＥＴ５０１ｐ、第２の
ＮｃｈＭＯＳＦＥＴ５０２ｎ、及び第２のＰｃｈＭＯＳ
ＦＥＴ５０２ｐの全てが、図１に示されるような非対称
構造を有している。しかし、第１のＮｃｈＭＯＳＦＥＴ
５０１ｎ及び／又は第１のＰｃｈＭＯＳＦＥＴ５０１ｐ
については、ＬＤＤ構造を全く持たないオフセット型シ
ングルドレイン構造を有するＭＯＳＦＥＴを用いても良
い。第１のＮｃｈＭＯＳＦＥＴ５０１ｎ及び第１のＰｃ
ｈＭＯＳＦＥＴ５０１ｐは、ＥＳＤ保護回路として機能
すればよいので、第２のＮｃｈＭＯＳＦＥＴ５０２ｎ及
び第２のＰｃｈＭＯＳＦＥＴ５０２ｐほど、高い駆動力
が要求されないからである。
【００８９】（実施例４）図６を参照しながら、本発明
による他の正殿保護回路を説明する。
による他の正殿保護回路を説明する。
【００９０】図６は、不図示の内部回路との外部装置と
の間で、信号を入出力するため部分の回路構成を示して
いる。信号の入出力のための入出力パッド６０６は、入
力ゲート６０６を介して、内部回路（不図示）に電気的
に接続されている。
の間で、信号を入出力するため部分の回路構成を示して
いる。信号の入出力のための入出力パッド６０６は、入
力ゲート６０６を介して、内部回路（不図示）に電気的
に接続されている。
【００９１】入力ゲート６０６と入出力パッド６００と
を結ぶ配線には、第１のＮｃｈＭＯＳＦＥＴ６０１ｎ、
第１のＰｃｈＭＯＳＦＥＴ６０１ｐ、第２のＮｃｈＭＯ
ＳＦＥＴ６０２ｎ、及び第２のＰｃｈＭＯＳＦＥＴ６０
２ｐの各ドレインが接続されている。
を結ぶ配線には、第１のＮｃｈＭＯＳＦＥＴ６０１ｎ、
第１のＰｃｈＭＯＳＦＥＴ６０１ｐ、第２のＮｃｈＭＯ
ＳＦＥＴ６０２ｎ、及び第２のＰｃｈＭＯＳＦＥＴ６０
２ｐの各ドレインが接続されている。
【００９２】第１のＮｃｈＭＯＳＦＥＴ６０１ｎのソー
ス及びゲートは接地端子６０４に接続され、第１のＰｃ
ｈＭＯＳＦＥＴ６０１ｐのソース及びゲートは電源端子
６０６に接続されている。第１のＮｃｈＭＯＳＦＥＴ６
０１ｎと第１のＰｃｈＭＯＳＦＥＴ６０１ｐとは、ＥＳ
Ｄ保護トランジスタとして機能する。第２のＮｃｈＭＯ
ＳＦＥＴ６０２ｎのソースは接地端子６０４に接続さ
れ、第２のＰｃｈＭＯＳＦＥＴ６０２ｐのソースは電源
端子６０５に接続されている。また、第２のＮｃｈＭＯ
ＳＦＥＴ６０２ｎ及びＰｃｈＭＯＳＦＥＴ６０２ｐの各
ゲートは、Ｉ／Ｏ回路の駆動回路６０３に接続されてい
る。第２のＮｃｈＭＯＳＦＥＴ６０２ｎと第２のＰｃｈ
ＭＯＳＦＥＴ６０２ｐとは、ＥＳＤ保護トランジスタを
兼ねたＩ／Ｏ回路として機能する。
ス及びゲートは接地端子６０４に接続され、第１のＰｃ
ｈＭＯＳＦＥＴ６０１ｐのソース及びゲートは電源端子
６０６に接続されている。第１のＮｃｈＭＯＳＦＥＴ６
０１ｎと第１のＰｃｈＭＯＳＦＥＴ６０１ｐとは、ＥＳ
Ｄ保護トランジスタとして機能する。第２のＮｃｈＭＯ
ＳＦＥＴ６０２ｎのソースは接地端子６０４に接続さ
れ、第２のＰｃｈＭＯＳＦＥＴ６０２ｐのソースは電源
端子６０５に接続されている。また、第２のＮｃｈＭＯ
ＳＦＥＴ６０２ｎ及びＰｃｈＭＯＳＦＥＴ６０２ｐの各
ゲートは、Ｉ／Ｏ回路の駆動回路６０３に接続されてい
る。第２のＮｃｈＭＯＳＦＥＴ６０２ｎと第２のＰｃｈ
ＭＯＳＦＥＴ６０２ｐとは、ＥＳＤ保護トランジスタを
兼ねたＩ／Ｏ回路として機能する。
【００９３】第１のＮｃｈＭＯＳＦＥＴ６０１ｎ及び第
２のＮｃｈＭＯＳＦＥＴ６０２ｎは、それらのソースが
ＬＤＤ構造を有し、ドレインがオフセットしたシングル
ドレイン構造を有している。これに対して、第１のＰｃ
ｈＭＯＳＦＥＴ６０１ｐ及び第２のＰｃｈＭＯＳＦＥＴ
６０２ｐは、それらのソース・ドレインがともＬＤＤ構
造を有している。
２のＮｃｈＭＯＳＦＥＴ６０２ｎは、それらのソースが
ＬＤＤ構造を有し、ドレインがオフセットしたシングル
ドレイン構造を有している。これに対して、第１のＰｃ
ｈＭＯＳＦＥＴ６０１ｐ及び第２のＰｃｈＭＯＳＦＥＴ
６０２ｐは、それらのソース・ドレインがともＬＤＤ構
造を有している。
【００９４】ここでＰｃｈＭＯＳＦＥＴ６０１及びｐ６
０２ｐを、対称なＬＤＤ構造を持つＭＯＳＦＥＴで構成
しているのは、次の理由による。すなちわ、ＰｃｈＭＯ
ＳＦＥＴは、チャネル抵抗が相対的に高く、ＮｃｈＭＯ
ＳＦＥＴより電流が流れにくいために、ＰｃｈＭＯＳＦ
ＥＴのＥＳＤ破壊耐圧がＮｃｈＭＯＳＦＥＴのそれより
低くても、ＣＭＯＳでＥＳＤ保護回路を構成した場合に
は、ＰｃｈＭＯＳＦＥＴでＥＳＤ破壊が起きにくいため
である。
０２ｐを、対称なＬＤＤ構造を持つＭＯＳＦＥＴで構成
しているのは、次の理由による。すなちわ、ＰｃｈＭＯ
ＳＦＥＴは、チャネル抵抗が相対的に高く、ＮｃｈＭＯ
ＳＦＥＴより電流が流れにくいために、ＰｃｈＭＯＳＦ
ＥＴのＥＳＤ破壊耐圧がＮｃｈＭＯＳＦＥＴのそれより
低くても、ＣＭＯＳでＥＳＤ保護回路を構成した場合に
は、ＰｃｈＭＯＳＦＥＴでＥＳＤ破壊が起きにくいため
である。
【００９５】ＰｃｈＭＯＳＦＥＴ６０１及びｐ６０２ｐ
を、対称なＬＤＤ構造を持つＭＯＳＦＥＴで構成してい
るため、本実施例の正殿保護回路を製造するに必要なマ
スク枚数は、従来と比較して高々１枚増やせばよい。
を、対称なＬＤＤ構造を持つＭＯＳＦＥＴで構成してい
るため、本実施例の正殿保護回路を製造するに必要なマ
スク枚数は、従来と比較して高々１枚増やせばよい。
【００９６】なお、本実施例では、第１のＮｃｈＭＯＳ
ＦＥＴ５０１ｎも、第２のＮｃｈＭＯＳＦＥＴ５０２ｎ
と同様に、図１に示されるような非対称構造を有してい
る。しかし、第１のＮｃｈＭＯＳＦＥＴ５０１ｎについ
ては、ＬＤＤ構造を全く持たないオフセット型シングル
ドレイン構造を有する対称なＭＯＳＦＥＴを用いても良
い。第１のＮｃｈＭＯＳＦＥＴ５０１ｎは、ＥＳＤ保護
回路として機能すればよいので、第２のＮｃｈＭＯＳＦ
ＥＴ５０２ｎほど、高い駆動力が要求されないからであ
る。
ＦＥＴ５０１ｎも、第２のＮｃｈＭＯＳＦＥＴ５０２ｎ
と同様に、図１に示されるような非対称構造を有してい
る。しかし、第１のＮｃｈＭＯＳＦＥＴ５０１ｎについ
ては、ＬＤＤ構造を全く持たないオフセット型シングル
ドレイン構造を有する対称なＭＯＳＦＥＴを用いても良
い。第１のＮｃｈＭＯＳＦＥＴ５０１ｎは、ＥＳＤ保護
回路として機能すればよいので、第２のＮｃｈＭＯＳＦ
ＥＴ５０２ｎほど、高い駆動力が要求されないからであ
る。
【００９７】
【発明の効果】本発明によれば、以下の効果が得られ
る。
る。
【００９８】本発明のＭＯＳ型半導体装置によれば、 １）ドレイン側がシングルドレイン構造であるために、
電流量が最大となる電流経路の電界強度及び拡散層と基
板間のＰＮ接合における電界強度がＬＤＤ構造に比較し
て緩和されるためにＥＳＤ破壊耐圧は大きくなる。
電流量が最大となる電流経路の電界強度及び拡散層と基
板間のＰＮ接合における電界強度がＬＤＤ構造に比較し
て緩和されるためにＥＳＤ破壊耐圧は大きくなる。
【００９９】２）ドレイン側がオフセットしたシングル
ドレイン構造であるために、通常のゲート端に高濃度拡
散層が入り込んだものよりＧＩＤＬ電流が減少する。
ドレイン構造であるために、通常のゲート端に高濃度拡
散層が入り込んだものよりＧＩＤＬ電流が減少する。
【０１００】３）ソース側がＬＤＤ構造であるために、
ソース側もオフセットしたシングルドレイン構造である
対称型のＭＯＳＦＥＴより駆動力が向上する。
ソース側もオフセットしたシングルドレイン構造である
対称型のＭＯＳＦＥＴより駆動力が向上する。
【０１０１】またさらにＣＭＯＳ構造においては、Ｎｃ
ｈＭＯＳＦＥＴを非対称構造のトランジスタに、Ｐｃｈ
ＭＯＳＦＥＴをＬＤＤ構造のトランジスタにすること
で、ＥＳＤ破壊耐圧を変化させずに、マスク枚数を１枚
減らすことができる。
ｈＭＯＳＦＥＴを非対称構造のトランジスタに、Ｐｃｈ
ＭＯＳＦＥＴをＬＤＤ構造のトランジスタにすること
で、ＥＳＤ破壊耐圧を変化させずに、マスク枚数を１枚
減らすことができる。
【０１０２】また、本発明のＭＯＳ型半導体装置の製造
方法によれば、従来Ｓ／Ｄ（ソース・ドレイン）形成マ
スクと共通に用いていたＬＤＤ注入用マスクを別にし、
一部のトランジスタにおいてはドレイン側にＬＤＤ注入
を行なわないようなパターンにすることで、工程数を増
加させずに、また特殊なプロセスを用いることなく、さ
らにＥＳＤ保護トランジスタをオフセットのシングルド
レイン構造にする場合と同じマスク数で、Ｉ／Ｏ回路と
ＥＳＤ保護トランジスタの両方兼ねたＭＯＳＦＥＴに非
常に適したドレイン側がオフセットのシングルドレイン
構造で、ソース側がＬＤＤ構造である非対称ＭＯＳＦＥ
Ｔを作製することができる。
方法によれば、従来Ｓ／Ｄ（ソース・ドレイン）形成マ
スクと共通に用いていたＬＤＤ注入用マスクを別にし、
一部のトランジスタにおいてはドレイン側にＬＤＤ注入
を行なわないようなパターンにすることで、工程数を増
加させずに、また特殊なプロセスを用いることなく、さ
らにＥＳＤ保護トランジスタをオフセットのシングルド
レイン構造にする場合と同じマスク数で、Ｉ／Ｏ回路と
ＥＳＤ保護トランジスタの両方兼ねたＭＯＳＦＥＴに非
常に適したドレイン側がオフセットのシングルドレイン
構造で、ソース側がＬＤＤ構造である非対称ＭＯＳＦＥ
Ｔを作製することができる。
【０１０３】また、ｐｃｈＭＯＳＦＥＴではＳ／Ｄ（ソ
ース・ドレイン）形成マスクとＬＤＤ注入用マスクを共
通に用いることでマスク枚数を１枚減らすことができ
る。
ース・ドレイン）形成マスクとＬＤＤ注入用マスクを共
通に用いることでマスク枚数を１枚減らすことができ
る。
【０１０４】また、非対称のＭＯＳＦＥＴだけでなく、
対称型のＭＯＳＦＥＴを同時に容易に形成できる。
対称型のＭＯＳＦＥＴを同時に容易に形成できる。
【０１０５】また本発明のＭＯＳ型半導体装置によれ
ば、 １）ＥＳＤ保護回路とＩ／Ｏ回路の両方ともＬＤＤ構造
であるものと比較して、Ｉ／Ｏ回路の駆動力が若干減少
するため、Ｉ／Ｏ回路の面積は若干増加する。しかしな
がらＥＳＤ破壊耐圧は大きくなるため、ＥＳＤ保護回路
の面積を減少させることができる。その結果、全体とし
てレイアウト面積を減少させることができる。また両方
ともオフセットのシングルドレイン構造であるものと比
較して、Ｉ／Ｏ回路の駆動力が増加する。その結果、Ｉ
／Ｏ回路のトランジスタのゲート幅を減少させることが
できるため、Ｉ／Ｏ回路の面積を減少させることができ
る。
ば、 １）ＥＳＤ保護回路とＩ／Ｏ回路の両方ともＬＤＤ構造
であるものと比較して、Ｉ／Ｏ回路の駆動力が若干減少
するため、Ｉ／Ｏ回路の面積は若干増加する。しかしな
がらＥＳＤ破壊耐圧は大きくなるため、ＥＳＤ保護回路
の面積を減少させることができる。その結果、全体とし
てレイアウト面積を減少させることができる。また両方
ともオフセットのシングルドレイン構造であるものと比
較して、Ｉ／Ｏ回路の駆動力が増加する。その結果、Ｉ
／Ｏ回路のトランジスタのゲート幅を減少させることが
できるため、Ｉ／Ｏ回路の面積を減少させることができ
る。
【０１０６】２）ＥＳＤ保護回路トランジスタのゲート
長は、他のトランジスタのゲート長より大きいため、従
来非対称ＭＯＳＦＥＴを製作する際に問題であったゲー
トを横切るパターンの形成が容易である。
長は、他のトランジスタのゲート長より大きいため、従
来非対称ＭＯＳＦＥＴを製作する際に問題であったゲー
トを横切るパターンの形成が容易である。
【０１０７】３）１）の効果によりゲート幅を大幅に減
少できるために、入力の際の負荷容量である接合容量及
び出力の際のゲート電極による寄生効果を大幅に減少で
き、Ｉ／Ｏ回路を駆動する際の遅延時間が改善される。
少できるために、入力の際の負荷容量である接合容量及
び出力の際のゲート電極による寄生効果を大幅に減少で
き、Ｉ／Ｏ回路を駆動する際の遅延時間が改善される。
【０１０８】またさらにＣＭＯＳ構造において、Ｉ／Ｏ
回路とＥＳＤ保護トランジスタの両方兼ねたＮｃｈＭＯ
ＳＦＥＴに非対称構造のトランジスタを、ＰｃｈＭＯＳ
ＦＥＴにＬＤＤ構造のトランジスタを用いることで、Ｅ
ＳＤ破壊耐圧を同程度に保ったままで、この装置を実現
するのに必要なマスク枚数を１枚減らすことができる。
回路とＥＳＤ保護トランジスタの両方兼ねたＮｃｈＭＯ
ＳＦＥＴに非対称構造のトランジスタを、ＰｃｈＭＯＳ
ＦＥＴにＬＤＤ構造のトランジスタを用いることで、Ｅ
ＳＤ破壊耐圧を同程度に保ったままで、この装置を実現
するのに必要なマスク枚数を１枚減らすことができる。
【０１０９】従って、本発明のＭＯＳ型半導体装置は、
集積回路の高集積化を実現し、静電破壊耐圧が高く、か
つ高速で低消費電力なＭＯＳ型半導体装置である。
集積回路の高集積化を実現し、静電破壊耐圧が高く、か
つ高速で低消費電力なＭＯＳ型半導体装置である。
【０１１０】さらに、本発明のＭＯＳ型半導体装置の製
造方法は、前記ＭＯＳ型半導体装置を容易に得る製造方
法であり、その工業的価値はきわめて高い。
造方法は、前記ＭＯＳ型半導体装置を容易に得る製造方
法であり、その工業的価値はきわめて高い。
【図１】本発明によるＭＯＳ型半導体装置の断面図
【図２】本発明による他のＭＯＳ型半導体装置の断面図
【図３】(a)から(e)は、図１の半導体装置の製造方法の
工程断面図
工程断面図
【図４】(a)から(e)は、図２の半導体装置の製造方法の
工程断面図
工程断面図
【図５】本発明による他の半導体装置の平面図
【図６】本発明による更に他の半導体装置の平面図
【図７】従来例のＭＯＳ型半導体装置の断面図
【図８】従来例のＭＯＳ型半導体装置の断面図
【図９】本発明と従来例の飽和電流の違いを示すグラフ
【図１０】本発明と従来例のＥＳＤ破壊耐圧の違いを示
すグラフ
すグラフ
１００ Ｐ型半導体基板 １０１ ゲート酸化膜 １０２ ゲート電極 １０３ ゲート側壁 １０４ Ｎ型低濃度拡散層 １０５ Ｎ型高濃度拡散層 ２００ Ｐ型半導体基板 ２０１ Ｎ型ウエル ２０２ ＬＯＣＯＳ ２０３ ゲート酸化膜 ２０４ ゲート電極 ２０５ ゲート側壁 ２０６ Ｎ型低濃度拡散層 ２０７ Ｐ型低濃度拡散層 ２０８ Ｎ型高濃度拡散層 ２０９ Ｐ型高濃度拡散層 ３００ Ｐ型半導体基板 ３０１ ゲート酸化膜 ３０２ ゲート電極 ３０３ ゲート側壁 ３０４ Ｎ型低濃度拡散層 ３０５ Ｎ型高濃度拡散層 ３０６ フォトレジスト ４００ Ｐ型半導体基板 ４０１ Ｎ型ウエル ４０２ ＬＯＣＯＳ ４０３ ゲート酸化膜 ４０４ ゲート電極 ４０５ ゲート側壁 ４０６ Ｎ型低濃度拡散層 ４０７ Ｐ型低濃度拡散層 ４０８ Ｎ型高濃度拡散層 ４０９ Ｐ型高濃度拡散層 ４１０ｂ フォトレジスト ４１０ｃ フォトレジスト ４１０ｄ フォトレジスト ４１０ｅ フォトレジスト ５００ 入出力パッド ５０１ｎ ＥＳＤ保護回路に用いるソースがＬＤＤ、ド
レインがオフセット構造の第１のＮｃｈＭＯＳＦＥＴ ５０１ｐ ＥＳＤ保護回路に用いるソースがＬＤＤ、ド
レインがオフセット構造の第１のＰｃｈＭＯＳＦＥＴ ５０２ｎ ＥＳＤ保護回路を兼ねたＩ／Ｏ回路に用いる
ソースがＬＤＤ、ドレインがオフセット構造の第２のＮ
ｃｈＭＯＳＦＥＴ ５０２ｐ ＥＳＤ保護回路を兼ねたＩ／Ｏ回路に用いる
ソースがＬＤＤ、ドレインがオフセット構造の第２のＰ
ｃｈＭＯＳＦＥＴ ５０３ Ｉ／Ｏ回路の駆動回路 ５０４ 接地端子 ５０５ 電源電圧端子 ５０６ 入力ゲート ６００ 入出力パッド ６０１ｎ ＥＳＤ保護回路に用いるソースがＬＤＤ、ド
レインがオフセット構造の第１のＮｃｈＭＯＳＦＥＴ ６０１ｐ ＥＳＤ保護回路に用いるソース、ドレインと
もＬＤＤ構造の第１のＰｃｈＭＯＳＦＥＴ ６０２ｎ ＥＳＤ保護回路を兼ねたＩ／Ｏ回路に用いる
ソースがＬＤＤ、ドレインがオフセット構造の第２のＮ
ｃｈＭＯＳＦＥＴ ６０２ｐ ＥＳＤ保護回路を兼ねたＩ／Ｏ回路に用いる
ソース、ドレインともＬＤＤ構造の第２のＰｃｈＭＯＳ
ＦＥＴ ６０３ Ｉ／Ｏ回路の駆動回路 ６０４ 接地端子 ６０５ 電源電圧端子 ６０６ 入力ゲート ７００ Ｐ型半導体基板 ７０１ ゲート酸化膜 ７０２ ゲート電極 ７０３ ゲート側壁 ７０４ Ｎ型高濃度拡散層 ８００ Ｐ型半導体基板 ８０１ ゲート酸化膜 ８０２ ゲート電極 ８０３ ゲート側壁 ８０４ Ｎ型低濃度拡散層 ８０５ Ｎ型高濃度拡散層
レインがオフセット構造の第１のＮｃｈＭＯＳＦＥＴ ５０１ｐ ＥＳＤ保護回路に用いるソースがＬＤＤ、ド
レインがオフセット構造の第１のＰｃｈＭＯＳＦＥＴ ５０２ｎ ＥＳＤ保護回路を兼ねたＩ／Ｏ回路に用いる
ソースがＬＤＤ、ドレインがオフセット構造の第２のＮ
ｃｈＭＯＳＦＥＴ ５０２ｐ ＥＳＤ保護回路を兼ねたＩ／Ｏ回路に用いる
ソースがＬＤＤ、ドレインがオフセット構造の第２のＰ
ｃｈＭＯＳＦＥＴ ５０３ Ｉ／Ｏ回路の駆動回路 ５０４ 接地端子 ５０５ 電源電圧端子 ５０６ 入力ゲート ６００ 入出力パッド ６０１ｎ ＥＳＤ保護回路に用いるソースがＬＤＤ、ド
レインがオフセット構造の第１のＮｃｈＭＯＳＦＥＴ ６０１ｐ ＥＳＤ保護回路に用いるソース、ドレインと
もＬＤＤ構造の第１のＰｃｈＭＯＳＦＥＴ ６０２ｎ ＥＳＤ保護回路を兼ねたＩ／Ｏ回路に用いる
ソースがＬＤＤ、ドレインがオフセット構造の第２のＮ
ｃｈＭＯＳＦＥＴ ６０２ｐ ＥＳＤ保護回路を兼ねたＩ／Ｏ回路に用いる
ソース、ドレインともＬＤＤ構造の第２のＰｃｈＭＯＳ
ＦＥＴ ６０３ Ｉ／Ｏ回路の駆動回路 ６０４ 接地端子 ６０５ 電源電圧端子 ６０６ 入力ゲート ７００ Ｐ型半導体基板 ７０１ ゲート酸化膜 ７０２ ゲート電極 ７０３ ゲート側壁 ７０４ Ｎ型高濃度拡散層 ８００ Ｐ型半導体基板 ８０１ ゲート酸化膜 ８０２ ゲート電極 ８０３ ゲート側壁 ８０４ Ｎ型低濃度拡散層 ８０５ Ｎ型高濃度拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8238 27/092 Ｈ０１Ｌ 27/08 ３２１ Ｈ ３２１ Ｅ 29/78 ３０１ Ｐ (72)発明者 広木 彰 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 宮永 績 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 堀 敦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (23)
- 【請求項１】 上面を有する第１導電型半導体層と、 該半導体層の該上面に設けられたゲート絶縁膜と、 該ゲート絶縁膜上に設けられたゲート電極と、 該半導体層の上面のうち、該ゲート電極の直下に位置す
る第１領域の外側にオフセットした第２領域に設けられ
た第２導電型ソース領域及び第２導電型ドレイン領域
と、を備えたＭＯＳ型半導体装置であって、 該半導体層の上面のうちの該第１領域と該ソース領域と
の間の部分の電気抵抗が、該第１領域と該ドレイン領域
との間の電気抵抗よりも小さい非対称ＭＯＳ型半導体装
置。 - 【請求項２】 前記半導体基層の上面のうちの前記第１
領域と前記ソース領域との間の部分に、第２導電型不純
物拡散層が設けられている、請求項１に記載の非対称Ｍ
ＯＳ型半導体装置。 - 【請求項３】 前記第２導電型不純物拡散層は、前記ソ
ース領域の不純物濃度よりも低い不純物濃度を有してい
る請求項２に記載の非対称ＭＯＳ型半導体装置。 - 【請求項４】 前記第２導電型不純物拡散層は、前記ソ
ース領域の最大厚さより薄い厚さを有している請求項２
に記載の非対称ＭＯＳ型半導体装置。 - 【請求項５】 前記第２導電型不純物拡散層は、前記ソ
ース領域から前記第１領域の内部にまで延びている請求
項２に記載の非対称ＭＯＳ型半導体装置。 - 【請求項６】 前記半導体層は、単結晶シリコン基板か
ら形成されている請求項１に記載の非対称ＭＯＳ型半導
体装置。 - 【請求項７】 前記半導体層は、絶縁基板上に形成され
ている請求項１に記載の非対称ＭＯＳ型半導体装置。 - 【請求項８】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型である請求項１に記載の非対称ＭＯＳ型半
導体装置。 - 【請求項９】 上面を有し、該上面に接する第１導電型
領域及び第２導電型領域を含む半導体基板と、 該半導体基板の該第２導電型領域に設けられた第１導電
型ＭＯＳトランジスタと、 該半導体基板の該第１導電型領域に設けられた第２導電
型ＭＯＳトランジスタと、を備えたＭＯＳ型半導体装置
であって、 該第２導電型ＭＯＳトランジスタは、 該第１導電型領域上に設けられたゲート絶縁膜と、 該ゲート絶縁膜上に設けられたゲート電極と、 該第１導電型領域の上面のうち、該ゲート電極の直下に
位置する第１領域の外側にオフセットした第２領域に設
けられた第２導電型ソース領域及び第２導電型ドレイン
領域と、を備え、 該第１導電型領域の上面のうちの該第１領域と該ソース
領域との間の部分の電気抵抗は、該第１領域と該ドレイ
ン領域との間の電気抵抗よりも小さく、 該第１導電型ＭＯＳトランジスタは、 該第２導電型領域上に設けられたゲート絶縁膜と、 該ゲート絶縁膜上に設けられたゲート電極と、 該第２導電型領域の上面のうち、該ゲート電極の直下に
位置する第３領域の外側にオフセットした第４領域に設
けられた第１導電型ソース領域及び第１導電型ドレイン
領域と、を備え、 該第２導電型領域の上面のうちの該第３領域と該ソース
領域との間の部分の電気抵抗は、該第３領域と該ドレイ
ン領域との間の電気抵抗に等しい、非対称ＭＯＳ型半導
体装置。 - 【請求項１０】 前記半導体基板の前記第１領域と前記
ソース領域との間の部分には、第２導電型不純物拡散層
が設けられている、請求項９に記載の非対称ＭＯＳ型半
導体装置。 - 【請求項１１】 前記第２導電型不純物拡散層は、前記
ソース領域の不純物濃度よりも低い不純物濃度を有して
いる請求項１０に記載の非対称ＭＯＳ型半導体装置。 - 【請求項１２】 前記第２導電型不純物拡散層は、前記
ソース領域の最大厚さより薄い厚さを有している請求項
１０に記載の非対称ＭＯＳ型半導体装置。 - 【請求項１３】 前記第２導電型不純物拡散層は、前記
ソース領域から前記第１領域の内部にまで延びている請
求項１０に記載の非対称ＭＯＳ型半導体装置。 - 【請求項１４】 前記第１導電型はＰ型であり、前記第
２導電型はＮ型である請求項９に記載の非対称ＭＯＳ型
半導体装置。 - 【請求項１５】 上面を有する第１導電型半導体層と、
該半導体層の該上面に設けられたゲート絶縁膜と、該ゲ
ート絶縁膜上に設けられたゲート電極と、該半導体層の
上面のうち、該ゲート電極の直下に位置する第１領域の
外側にオフセットした第２領域に設けられた第２導電型
ソース領域及び第２導電型ドレイン領域と、を備えた非
対称ＭＯＳ型半導体装置を製造する方法であって、 該半導体層上に該ゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に該ゲート電極を形成する工程と、 該半導体層のうち該ドレイン領域となる部分を注入スト
ップ層で覆う工程と、 該注入ストップ層及び該ゲート電極をマスクとして、第
２導電型不純物イオンを該半導体層に注入する工程と、 該注入ストップ層を除去する工程と、 該ゲート電極の両側面にサイドウォールスペーサを設け
る工程と、 該ゲート電極及び該サイドウォールスペーサをマスクと
して、該半導体層中に第２導電型不純物イオンを注入
し、第２導電型ソース領域及び第２導電型ドレイン領域
を形成する工程と、を包含する製造方法。 - 【請求項１６】 上面を有し、該上面に接する第１導電
型領域及び第２導電型領域を含む半導体基板と、該半導
体基板の該第２導電型領域に設けられた第１導電型ＭＯ
Ｓトランジスタと、該半導体基板の該第１導電型領域に
設けられた第２導電型ＭＯＳトランジスタと、を備えた
非対称ＭＯＳ型半導体装置を製造する方法であって、 該半導体基板上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上にゲート電極を形成する工程と、 該半導体基板のうち該第２導電型ＭＯＳトランジスタの
ドレイン領域となる部分と該第２導電型領域の両方を第
１注入ストップ層で覆う工程と、 該第１注入ストップ層及び該ゲート電極をマスクとし
て、第２導電型不純物イオンを該第１導電型領域に注入
する工程と、 該第１注入ストップ層を除去する工程と、 該第１導電型領域を第２注入ストップ層で覆う工程と、 該第２注入ストップ層及び該ゲート電極をマスクとし
て、第１導電型不純物イオンを該第２導電型領域に注入
する工程と、 該第２注入ストップ層を除去する工程と、 該ゲート電極の側面にサイドウォールスペーサを設ける
工程と、 該第２導電型領域を第３注入ストップ層で覆う工程と、 該第３注入ストップ層及び該ゲート電極をマスクとし
て、第２導電型不純物イオンを該第１導電型領域に注入
し、それによって該第２導電型ＭＯＳトランジスタのソ
ース領域及びドレイン領域を形成する工程と、 該第３注入ストップ層を除去する工程と、 該第１導電型領域を第４注入ストップ層で覆う工程と、 該第４注入ストップ層及び該ゲート電極をマスクとし
て、第１導電型不純物イオンを該第２導電型領域に注入
し、それによって該第１導電型ＭＯＳトランジスタのソ
ース領域及びドレイン領域を形成する工程と、を包含す
る製造方法。 - 【請求項１７】 前記第４注入ストップ層として、前記
第２注入ストップ層と同じ平面形状を有する層を使用す
る請求項１６に記載の製造方法。 - 【請求項１８】 前記第３注入ストップ層として、前記
第２注入ストップ層の平面形状を反転させた平面形状を
有する層を使用する請求項１６に記載の製造方法。 - 【請求項１９】 電気信号の入出力を行うための入出力
パッドと、 所定の電位を供給するための端子と、 該入出力パッドにドレインが接続され、ソース及びゲー
トが該端子に接続された第１のＮｃｈＭＯＳＦＥＴと、 該入出力パッドにドレインが接続され、ソース及びゲー
トが該端子に接続された第２のＮｃｈＭＯＳＦＥＴと、
を備えた静電破壊保護回路であって、 該第１及び第２のＮｃｈＭＯＳＦＥＴのそれぞれは、 上面を有するＰ型半導体層と、 該半導体層の該上面に設けられたゲート絶縁膜と、 該ゲート絶縁膜上に設けられたゲート電極と、 該半導体層の上面のうち、該ゲート電極の直下に位置す
る第１領域の外側にオフセットした第２領域に設けられ
たＮ型ソース領域及びＮ型ドレイン領域と、を備えてお
り、 該第２のＮｃｈＭＯＳＦＥＴに関して、該半導体基層の
上面のうちの該第１領域と該ソース領域との間の部分
に、Ｎ型不純物拡散層が設けられており、そのことによ
り、該第２のＮｃｈＭＯＳＦＥＴに関して、該半導体層
の上面のうちの該第１領域と該ソース領域との間の部分
の電気抵抗が、該第１領域と該ドレイン領域との間の電
気抵抗よりも小さい静電破壊保護回路。 - 【請求項２０】 前記第１のＮｃｈＭＯＳＦＥＴに関し
ても、前記半導体基層の上面のうちの前記第１領域と前
記ソース領域との間の部分に、Ｎ型不純物拡散層が設け
られており、そのことにより、該第１のＮｃｈＭＯＳＦ
ＥＴに関して、該半導体層の上面のうちの該第１領域と
該ソース領域との間の部分の電気抵抗が、該第１領域と
該ドレイン領域との間の電気抵抗よりも小さい、請求項
１９に記載の静電破壊保護回路。 - 【請求項２１】 前記第１のＮｃｈＭＯＳＦＥＴに関し
ては、前記半導体基層の上面のうちの前記第１領域と前
記ソース領域との間の部分、及び該第１領域と前記ドレ
イン領域との間の部分の両方にＮ型不純物拡散層が設け
られており、そのことにより、該第１のＮｃｈＭＯＳＦ
ＥＴに関して、該半導体層の上面のうちの該第１領域と
該ソース領域との間の部分の電気抵抗が、該第１領域と
該ドレイン領域との間の電気抵抗に等しく設定されてい
る請求項１９に記載の静電破壊保護回路。 - 【請求項２２】 電源電圧を供給するための電源端子
と、 前記入出力パッドにドレインが接続され、ソース及びゲ
ートが該電源端子に接続された第１のＰｃｈＭＯＳＦＥ
Ｔと、 該入出力パッドにドレインが接続され、ソース及びゲー
トが該電源端子に接続された第２のＰｃｈＭＯＳＦＥＴ
と、を更に備えており、 該第１及び第２のＰｃｈＭＯＳＦＥＴのそれぞれは、 上面を有するＮ型半導体層と、 該半導体層の該上面に設けられたゲート絶縁膜と、 該ゲート絶縁膜上に設けられたゲート電極と、 該半導体層の上面のうち、該ゲート電極の直下に位置す
る第３領域の外側にオフセットした第４領域に設けられ
たＰ型ソース領域及びＰ型ドレイン領域と、を備えてお
り、 該半導体層の上面のうちの該第１領域と該ソース領域と
の間の部分の電気抵抗が、該第１領域と該ドレイン領域
との間の電気抵抗に等しい、請求項１９に記載の静電破
壊保護回路。 - 【請求項２３】 前記第２のＮｃｈＭＯＳＦＥＴと前記
第２のＰｃｈＭＯＳＦＥＴは出力制御回路に接続され、
前記入出力パッド上に出力信号を出力する請求項２２に
記載の静電破壊保護回路。
Priority Applications (1)
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| JP6497394 | 1994-04-01 | ||
| JP6-64973 | 1994-04-01 | ||
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|---|---|
| JPH07321320A true JPH07321320A (ja) | 1995-12-08 |
| JP2894966B2 JP2894966B2 (ja) | 1999-05-24 |
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998033275A1 (fr) * | 1997-01-22 | 1998-07-30 | Hitachi, Ltd. | Circuit a porte de puissance en entree, circuit integre a semi-conducteur et systeme a carte |
| KR20010017205A (ko) * | 1999-08-09 | 2001-03-05 | 박종섭 | 반도체소자의 정전방전 보호회로 및 그 제조방법 |
| US6313509B1 (en) | 1997-04-04 | 2001-11-06 | Nippon Steel Corporation | Semiconductor device and a MOS transistor for circuit protection |
| US6455895B1 (en) | 1998-04-23 | 2002-09-24 | Nec Corporation | Overvoltage protector having same gate thickness as the protected integrated circuit |
| US6468683B1 (en) | 1998-01-21 | 2002-10-22 | Forschungszentrum Julich Gmbh | Method and device for operating a direct methanol fuel cell with gaseous fuel |
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2007150292A (ja) * | 2005-11-17 | 2007-06-14 | Ememory Technology Inc | 半導体素子およびその製造方法 |
| JP2007214267A (ja) * | 2006-02-08 | 2007-08-23 | Seiko Instruments Inc | 半導体装置 |
| JP2007535127A (ja) * | 2003-10-31 | 2007-11-29 | ラティス セミコンダクタ コーポレイション | 横型高電圧接合デバイス |
| JP2013115113A (ja) * | 2011-11-25 | 2013-06-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2018142970A1 (ja) * | 2017-02-03 | 2018-08-09 | ソニーセミコンダクタソリューションズ株式会社 | トランジスタ、製造方法 |
| US11018171B2 (en) | 2017-02-03 | 2021-05-25 | Sony Semiconductor Solutions Corporation | Transistor and manufacturing method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188412A (ja) * | 1992-12-17 | 1994-07-08 | Rohm Co Ltd | 半導体装置 |
-
1995
- 1995-03-29 JP JP7072071A patent/JP2894966B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188412A (ja) * | 1992-12-17 | 1994-07-08 | Rohm Co Ltd | 半導体装置 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998033275A1 (fr) * | 1997-01-22 | 1998-07-30 | Hitachi, Ltd. | Circuit a porte de puissance en entree, circuit integre a semi-conducteur et systeme a carte |
| US6313509B1 (en) | 1997-04-04 | 2001-11-06 | Nippon Steel Corporation | Semiconductor device and a MOS transistor for circuit protection |
| US6468683B1 (en) | 1998-01-21 | 2002-10-22 | Forschungszentrum Julich Gmbh | Method and device for operating a direct methanol fuel cell with gaseous fuel |
| US6455895B1 (en) | 1998-04-23 | 2002-09-24 | Nec Corporation | Overvoltage protector having same gate thickness as the protected integrated circuit |
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
| KR20010017205A (ko) * | 1999-08-09 | 2001-03-05 | 박종섭 | 반도체소자의 정전방전 보호회로 및 그 제조방법 |
| JP2007535127A (ja) * | 2003-10-31 | 2007-11-29 | ラティス セミコンダクタ コーポレイション | 横型高電圧接合デバイス |
| JP2007150292A (ja) * | 2005-11-17 | 2007-06-14 | Ememory Technology Inc | 半導体素子およびその製造方法 |
| JP2007214267A (ja) * | 2006-02-08 | 2007-08-23 | Seiko Instruments Inc | 半導体装置 |
| JP2013115113A (ja) * | 2011-11-25 | 2013-06-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2018142970A1 (ja) * | 2017-02-03 | 2018-08-09 | ソニーセミコンダクタソリューションズ株式会社 | トランジスタ、製造方法 |
| US11018171B2 (en) | 2017-02-03 | 2021-05-25 | Sony Semiconductor Solutions Corporation | Transistor and manufacturing method |
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| JP2894966B2 (ja) | 1999-05-24 |
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