KR20010017205A - 반도체소자의 정전방전 보호회로 및 그 제조방법 - Google Patents

반도체소자의 정전방전 보호회로 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 정전방전 보호회로 및 그 제조방법에 관한 것으로, 정전방전 보호회로를 구성하는 MOS트랜지스터는 그 소오스 정션에 LDD가 형성되고, 그 LDD의 형성시에 드레인정션 부위는 포토레지스터로 마스킹됨으로써 드레인 정션에는 LDD가 형성되지 않는 비대칭형의 정션구조를 갖는다. 본 발명은 패드와 연결되는 트랜지스터의 드레인영역을 고농도로 도우핑시킴으로써, 외부로부터 유입된 높은 전류를 그 드레인영역에서 균일하게 분산시킬 수 있도록 하여 ESD 보호능력을 개선할 수 있다.

Description

반도체소자의 정전방전 보호회로 및 그 제조방법{ESD protection circuit of semiconductor device and method for fabricating the same}
본 발명은 반도체소자의 정전방전(ESD : Electrostatic Discharge) 보호회로 및 그 제조방법에 관한 것으로, 특히 패드와 연결되는 트랜지스터의 드레인영역을 고농도로 도우핑시킴으로써, 외부로부터 유입된 높은 전류를 그 드레인영역에서 균일하게 분산시킬 수 있도록 하여 ESD 보호능력을 개선한 정전방전 보호회로 및 그 제조방법에 관한 것이다.
일반적으로 반도체소자의 경우, 제조과정이나 유통과정 등의 다양한 경우에 정전기에 의하여 소자가 손상을 입을 수 있는데, 이러한 정전기에 의한 소자의 손상은 매우 치명적인 것으로 알려져 있다. 정전기에 의하여 소자가 손상을 입는 과정은 휴먼 바디 모드(human body mode)와 머신 모드(machine mode)로 설명되고 있으며, 최근에는 칩 내부에 축적된 전하에 의하여 손상을 입게되는 CDM(Charged Device Mode)의 경우도 고려되고 있다. 이러한 정전기에 의한 손상을 방지하기 위해서는 반도체소자의 입/출력 회로내부에 ESD에 의한 손상을 방지하기 위한 N/PMOS트랜지스터가 구비된다.
한편, 위에서 언급한 세가지의 모드에 의하여 반도체 칩이 손상을 입는 과정은 각각 다르므로, 각 모드별로 주요 손상원인에 따른 적절한 구조를 갖도록 입/출력 회로를 구성하여야 한다. 예를 들어, 머신 모드의 경우 ESD 보호회로를 통하여 흐르는 많은 양의 전류에 의하여 손상을 입는 것으로 알려져 있다.
도 1은 종래의 ESD 보호회로의 구성을 보인 회로도이다. 도 1에 도시된 바와 같이, 종래의 ESD 보호회로는 패드(10)와 연결되고 서로 직렬연결된 액티브(active) PMOS트랜지스터(11) 및 NMOS트랜지스터(12)로 구성된다. PMOS트랜지스터(11)의 게이트는 전원전압(Vcc) 단자와 연결되고 NMOS트랜지스터(12)의 게이트는 그라운드되어 있다. 도 1의 ESD 보호회로에서는 PMOS트랜지스터(11) 및 NMOS트랜지스터(12)가 모두 사용되고 있지만, 높은 전류가 칩내부로 유입되는 경우에 대부분의 정션손상은 NMOS트랜지스터(12)의 드레인 정션에서 일어나는 것으로 알려져 있다.
이러한 ESD 보호회로가 입력회로에 적용된 경우 PMOS트랜지스터(13) 및 NMOS트랜지스터(14)로 구성되는 입력버퍼와 연결된다. 또한, ESD 보호회로가 출력회로에 적용된 경우에는 출력버퍼와 연결된다.
도 2는 도 1의 ESD 보호회로를 구성하는 N/PMOS트랜지스터(11),(12)의 단면도이다. 예를 들어, NMOS트랜지스터(11)의 경우, 패드(10)는 메탈콘택(29)를 통하여 드레인영역의 n+정션(24)과 연결되어 있고, 그라운드단자(Vss)는 고전압이 인가될 경우 전류를 분산시킬 수 있도록 메탈콘택(28)을 통하여 소스영역의 n+정션(23)과 연결되어 있다. PMOS트랜지스터(12)의 경우에는 n+정션(23),(24)이 p+정션으로 이루어지고 메탈콘택(28)이 전원전압단자(Vcc)와 연결되는 것을 제외하고는 NMOS트랜지스터(11)와 동일하게 구성된다.
또한, 정상적인 동작시에는 ESD 보호회로는 동작을 하지 않아야 하므로, N/PMOS트랜지스터(11),(12)의 게이트는 각각 그라운드단자(Vss) 및 전원전압단자(Vcc)와 연결되어 다이오드형태를 갖게 된다.
상기와 같이, ESD 보호회로에서 사용되는 N/PMOS트랜지스터(11),(12)는 로직이나 DRAM칩에서 사용되는 트랜지스터와 동일한 구조를 갖게되므로 저도우핑 드레인(LDD : Lightly Doped Drain) 구조를 갖도록 형성된다.
즉, 반도체기판(20) 위에 필드산화막(21)을 형성하는 소자분리공정이 수행된 다음, 마스크공정을 이용하여 게이트전극(26)을 형성한다. 이어서, 소오스 및 드레인영역(23),(24)이 형성될 부분에 N형 또는 P형 불순물을 이온주입하여 LDD영역(22)을 형성한다. 그 다음, 마스크공정을 이용하여 게이트전극(26) 위에 산화막을 증착한 후 블랭킷식각하여 스페이서산화막(27)을 형성하고, 이어서 고농도의 N형 또는 P형 불순물을 이온주입하여 소오스 및 드레인영역(23),(24)을 형성한다. 그 후, 소오스 및 드레인영역(23),(24)에는 메탈콘택(28),(29)이 형성된다.
한편, 도 2에서 화살표(25)는 머신모드 등에 의하여 도 1의 패드(10)와 연결된 드레인정션(24)에 높은 전류가 유입되었을 경우 트랜지스터의 소오스로 흐르는 전류를 나타낸 것이다. 보통, 드레인정션(24)에 역방향의 전압이 인가된 경우에는 NPN/PNP형의 기생바이폴라 트랜지스터가 형성되어, 소오스정션(23)에는 순방향의 전압이 인가되고 이에 따라 전류가 골고루 분산되어 흐르기 때문에 그 소오스정션(23)에서는 큰 무리가 없다. 그러나, 패드(10)와 연결되는 드레인 부위에는 역전압이 걸리고, 이때 소오스와 가장 가까운 LDD영역(22)을 통하여 전류가 대부분 흐르게 된다. 따라서, ESD 보호회로에서 드레인정션(24)에 LDD구조가 있을 경우 이 부위가 가장 취약하게 된다.
상기와 같이, 종래의 ESD 보호회로는 소오스 및 드레인 부위에 LDD구조를 갖는 트랜지스터로 구성되기 때문에, 머신모드 등에 의하여 칩에 손상을 주는 높은 전류가 칩내부에 인가되는 경우에는 그 LDD부위로 전류가 집중되어 이 부분이 쉽게 손상되었다. 따라서, 머신모드 등에 의한 손상은 주로 전류가 유입되는 패드에 연결된 트랜지스터의 드레인 부위의 LDD영역이 손상을 받게 되는 문제점이 있었다.
따라서, 본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로서, 패드와 연결되는 트랜지스터의 드레인영역을 고농도로 도우핑시킴으로써, 외부로부터 유입된 높은 전류를 그 드레인영역에서 균일하게 분산시킬 수 있도록 하여 ESD 보호능력을 개선한 ESD 보호회로 및 그 제조방법을 제공함을 그 목적으로 한다.
도 1은 종래의 정전방전 보호회로의 구성을 보인 회로도.
도 2는 도 1의 정전방전 보호회로를 구성하는 MOS트랜지스터의 단면도.
도 3 및 도 4는 본 발명에 따른 정전방전 보호회로의 제조방법을 설명하기 위한 단면도.
도 5는 본 발명에 따른 정전방전 보호회로를 구성하는 NMOS트랜지스터의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10:패드 11,13:PMOS트랜지스터
12,14:NMOS트랜지스터 20,30:반도체기판
21,31:필드산화막 22,32:LDD영역
26,33:게이트전극 27,35:스페이서산화막
28,29,39,40:메탈콘택
이와 같은 목적을 달성하기 위한 본 발명은 반도체소자의 데이터 입/출력회로에 구비되고 MOS트랜지스터로 구성되는 정전방전 보호회로에 있어서, 상기 MOS트랜지스터는 그 소오스 정션에는 LDD가 형성되고 드레인 정션에는 LDD가 형성되지 않는 비대칭형의 정션구조를 갖는 것을 특징으로 하는 반도체소자의 정전방전 보호회로를 제공한다.
또한, 본 발명은 상기 목적을 달성하기 위하여 반도체기판 위에 필드산화막 및 게이트전극을 형성하는 단계; 마스크공정을 이용하여 ESD 보호회로내의 MOS트랜지스터의 드레인이 형성될 부분에 포토레지스터를 패터닝하는 단계; 소오스 및 드레인영역이 형성될 부분에 불순물 이온을 주입하여 LDD영역을 형성한 후 상기 포토레지스터를 제거하는 단계; 및 상기 게이트전극의 측벽에 스페이서산화막을 형성한 후 마스크를 이용하여 상기 MOS트랜지스터의 소오스 및 드레인영역에 고농도의 불순물을 이온주입하는 단계;를 포함하여 구성되는 반도체소자의 정전방전 보호회로 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.
도 3 및 도 4는 본 발명에 따른 정전방전 보호회로의 제조방법을 설명하기 위한 단면도이다. 종래에는 트랜지스터의 LDD구조를 형성하기 위하여 NSD마스크를 이용하였기 때문에, ESD보호회로를 구성하는 트랜지스터 및 칩내부의 트랜지스터가 동시에 LDD구조를 가지게 되었다. 이에 비하여 본 발명에서는 도 3과 같이, N형의 LDD를 위한 이온주입시에 마스크공정을 이용하여 드레인 부위가 포토레지스터(34)로 가려지도록 한다.
즉, 반도체기판(30) 위에 필드산화막(31)을 형성하는 소자분리공정이 수행된 다음, 마스크공정을 이용하여 게이트전극(33)을 형성한다. 이어서, 마스크공정을 이용하여 ESD 보호회로내의 NMOS트랜지스터의 드레인이 형성될 부분에 포토레지스터(34)를 패터닝(patterning)한다. 그 다음, N형의 불순물 이온을 주입하여 LDD영역(32)을 형성한 후 포토레지스터를 제거한다. 결과적으로, ESD 보호회로내의 NMOS트랜지스터에서는 비대칭형의 접합구조가 만들어진다.
그 다음, 도 4에 도시된 바와 같이, 스페이서산화막(35)을 형성한 후 NSD마스크를 이용하여 NMOS트랜지스터의 소오스 및 드레인영역(39),(38)에 고농도의 불순물을 이온주입한다.
이와 같이 도 3 및 도 4의 공정을 진행하면, 도 5에 도시된 바와 같은 구조를 갖는 NMOS트랜지스터가 형성된다. 여기서, 소오스 및 드레인영역(37),(36)에는 메탈콘택(40),(39)이 형성된다.
도 5와 같이, 메탈콘택(39)을 통하여 패드와 연결되는 드레인정션은 LDD구조를 갖지 않게 하고 고농도로 도우핑된 정션만 형성되는데 비하여, 소오스 정션은 LDD구조를 가지게 한다. 즉, 도 5의 ESD 보호회로용 트랜지스터는 비대칭적인 접합구조를 갖는다. 도면부호(38)은 전류가 흐르는 방향을 표시한 것이다.
또한, 드레인 정션에 역방향의 높은 정전기에 의한 전압이 인가될 때 기생바이폴라 트랜지스터의 작동으로 인하여, 소오스 정션에는 순방향의 전압이 인가되므로 소오스 정션은 LDD구조를 가져도 취약하지 않게 된다. 그리고, 휴먼 바디 모드에서와 같이 높은 전압 및 상대적으로 낮은 전류가 유입되는 경우에는 가급적 소오스 영역으로 빨리 전류를 흐르게 하는 것이 유리하다. 따라서, 휴먼 바디 모드에서의 ESD 보호기능을 가지도록 하기 위하여 소오스 영역은 LDD구조를 갖는 것이 바람직하다.
한편, 머신 모드에 의한 드레인 정션파괴는 대부분 NMOS 트랜지스터에서 발생되고, PMOS트랜지스터는 큰 손상을 입지 않는 것으로 알려져 있다. 그러므로, ESD 보호회로에서 NMOS트랜지스터만이 비대칭형 정션구조를 갖도록 하는 것이 공정의 단순화 측면에서도 유리하다.
이상에서 살펴 본 바와 같이, 본 발명은 패드와 연결되는 트랜지스터의 드레인영역을 고농도로 도우핑시킴으로써, 외부로부터 유입된 높은 전류를 그 드레인영역에서 균일하게 분산시킬 수 있도록 하여 ESD 보호능력을 개선할 수 있다.

Claims (4)

  1. 반도체소자의 데이터 입/출력회로에 구비되고 MOS트랜지스터로 구성되는 정전방전 보호회로에 있어서,
    상기 MOS트랜지스터는 그 소오스 정션에는 LDD가 형성되고 드레인 정션에는 LDD가 형성되지 않는 비대칭형의 정션구조를 갖는 것을 특징으로 하는 반도체소자의 정전방전 보호회로.
  2. 제1항에 있어서, 상기 소오스 정션은 메탈콘택을 통하여 전원전압 또는 그라운드 단자와 연결되고, 상기 드레인 정션은 메탈콘택을 통하여 입/출력용 패드와 연결되는 것을 특징으로 하는 반도체소자의 정전방전 보호회로.
  3. 반도체기판 위에 필드산화막 및 게이트전극을 형성하는 단계;
    마스크공정을 이용하여 ESD 보호회로내의 MOS트랜지스터의 드레인이 형성될 부분에 포토레지스터를 패터닝하는 단계;
    소오스 및 드레인영역이 형성될 부분에 불순물 이온을 주입하여 LDD영역을 형성한 후 상기 포토레지스터를 제거하는 단계; 및
    상기 게이트전극의 측벽에 스페이서산화막을 형성한 후 마스크를 이용하여 상기 MOS트랜지스터의 소오스 및 드레인영역에 고농도의 불순물을 이온주입하는 단계;를 포함하여 구성되는 반도체소자의 정전방전 보호회로 제조방법.
  4. 제3항에 있어서, 상기 소오스영역에는 전원전압 또는 그라운드 단자와 연결되는 메탈콘택을 형성하고, 상기 드레인영역에는 입/출력용 패드와 연결되는 메탈콘택을 형성하는 단계를 더 포함하여 구성되는 것을 특징으로 하는 반도체소자의 정전방전 보호회로 제조방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386134A (en) * 1993-11-23 1995-01-31 Vlsi Technology, Inc. Asymmetric electro-static discharge transistors for increased electro-static discharge hardness
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JPH07321320A (ja) * 1994-04-01 1995-12-08 Matsushita Electric Ind Co Ltd 非対称ｍｏｓ型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路

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