KR100362180B1 - 고내압회로의 정전방전 보호소자의 제조방법 - Google Patents

Abstract

본 발명은 고내압회로의 ESD보호소자의 제조방법에 있어서, 제1도전형 웰과 제2도전형 웰을 갖는 반도체기판상에 게이트를 형성하는 단계와; 상기 제1도전형 웰에는 제2도전형의 이온주입을 행하고, 상기 제2도전형 웰에는 제1도전형의 이온주입을 행하여 상기 게이트 양측의 기판부분에 제2도전형 영역과 제1도전형 영역을 각각 형성하는 단계; 상기 제1도전형 웰영역에 선택적으로 제2도전형의 이온주입을 행하여 상기 제2도전형 영역내에 제2도전형 금속콘택영역을 형성하고, 상기 제2도전형 웰영역에 선택적으로 제1도전형의 이온주입을 행하여 상기 제1도전형 영역내에 제1도전형 금속콘택영역을 형성하는 단계를 포함하여 이루어진다.

Description

고내압회로의 정전방전 보호소자의 제조방법{Method for fabricating ESD protection device of high breakdown voltage circuit}

본 발명은 고내압회로의 정전방전 보호소자의 제조방법에 관한 것으로, 특히 기존의 ESD 보호회로의 기본적인 구조는 그대로 두고 ESD 보호용으로 사용되는 소자의 특성을 공정추가없이 레이아웃만 조정하여 ESD특성을 개선하는 고내압회로의 ESD보호소자의 제조방법에 관한 것이다.

고내압회로에 사용되는 소자는 그 신뢰성 확보 및 아날로그 동작특성 확보를 위해 동작전압보다 1.5-2배 수준의 내압소자를 사용하게 된다. 이 경우 소자의 내압 증가에 따른 ESD(electro-static discharge)특성은 열화된다.

도1에 일반적으로 사용되는 액티브 트랜지스터구조의 ESD보호회로를 도시하였다. 여기에서 ESD특성에 결정적으로 영향을 주는 요소는 ESD회로의 순간 싱크(sink)능력과 초기 트리거링전압이 된다. 초기 트리거링전압은 ESD회로의 브레이크다운에 의존하며, 싱크능력은 트리거링후의 저항성분으로 ESD 트랜지스터의 면적과 그 특성에 밀접한 관계가 있다.

도1은 고내압용 ESD보호부분만 표시한 것이며, 실제로는 로직(5V이하) 동작과 고전압 동작회로가 동일기판위에 형성된 것이다. 도2는 도1의 등가회로도이다.도1의 ESD보호소자의 제조방법을 도3 및 도4를 참조하여 설명하면 다음과 같다.

P형 실리콘기판(10) 소정영역에 P웰(12)과 N웰(13)을 각각 형성하고, 기판상에 트랜지스터의 게이트전극(20)을 형성하고 N형 및 P형 이온주입을 행하여 소오스및 드레인을 형성함으로써 상기 P웰과 N웰영역에 각각 NMOS와 PMOS를 형성한다. 이어서 고내압 형성을 위한 별도의 접합인 HNM(14)과 HPM(15)을 상기 NMOS와 PMOS의 소오스 및 드레인영역에 각각 형성한 후, 도3에 나타낸 바와 같이 기판 전면에 포토레지스트(16)를 도포하고 이를 소정패턴으로 패터닝하여 상기 HNM(14)의 소정부분을 선택적으로 노출시킨 다음 N+금속콘택영역 형성을 위한 N+ 이온주입을 행한다. 이어서 도4에 나타낸 바와 같이 상기 포토레지스트를 제거한 후, 다시 포토레지스트(18)를 기판전면에 도포하고, 이를 소정패턴으로 패터닝하여 이번에는 HPM(15)의 소정부위를 선택적으로 노출시킨 다음 P+금속콘택영역 형성을 위한 P+ 이온주입을 행한다.

이와 같이 함으로써 금속콘택 형성영역인 N+(21), P+(22)는 도1에 나타낸 바와 같이 게이트(20) 엣지 및 필드산화막(11) 엣지에 일정영역의 간격을 두고 형성되게 된다. 이는 코어영역에서의 고내압 특성을 확보하기 위한 것이다.

어떤 핀에 순간적으로 정전기(MM, HBM, CDM)가 발생한 경우, VDD에 연결된 PMOS 또는 GND에 연결된 NMOS가 브레이크다운 전압이 되는 순간 트리거링되어 고전압 및 고전류의 정전기는 내부회로에 영향을 주지 않고 VDD 또는 GND로 싱크되도록 하여 내부회로를 보호한다. 이때, ESD 특성에 가장 큰 영향을 주는 요소는 ESD회로의 트리거링전압과 트리거링된 후의 싱크능력이다.

그러나 상기 종래의 ESD보호회로는 ESD회로에 사용된 고내압 소자의 특성을 내부회로에 사용된 소자특성(회로 동작전압의 1.5-2배 수준)과 동일한 특성을 갖도록 함으로써 정전기 발생기 그 트리거링전압이 높아 ESD특성 열화에 결정적으로 영향을 주게 된다.

본 발명은 상기 문제점을 해결하기 위한 것으로써, 기존의 ESD 보호회로의 기본적인 구조는 그대로 두고 ESD 보호용으로 사용되는 소자의 특성을 공정추가없이 레이아웃만 조정하여 ESD특성을 개선하는 고내압회로의 ESD보호소자의 제조방법을 제공하는데 목적이 있다.

도1은 종래의 고내압회로의 ESD보호소자를 나타낸 단면도.

도2는 도1의 ESD 보호소자의 등가회로도.

도3 및 도4는 도1의 ESD 보호소자의 제조방법을 도시한 단면도.

도5는 본 발명에 의한 고내압회로의 ESD보호소자를 나타낸 단면도.

도6 및 도7은 본 발명에 의한 고내압회로의 ESD 보호소자의 제조방법을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : P형 실리콘기판 11 : 필드산화막

12 : P웰 13 : N웰

14 : HNM 15 : HPM

16,18 : 포토레지스트 20 : 게이트

21 : N+영역 22 : P+영역

상기 목적을 달성하기 위한 본 발명은, 고내압회로의 ESD보호소자의 제조방법에 있어서, 제1도전형 웰과 제2도전형 웰을 갖는 반도체기판상에 게이트를 형성하는 단계와; 상기 제1도전형 웰에는 제2도전형의 이온주입을 행하고, 상기 제2도전형 웰에는 제1도전형의 이온주입을 행하여 상기 게이트 양측의 기판부분에 제2도전형 영역과 제1도전형 영역을 각각 형성하는 단계; 상기 제1도전형 웰영역에 선택적으로 제2도전형의 이온주입을 행하여 상기 제2도전형 영역내에 제2도전형 금속콘택영역을 형성하고, 상기 제2도전형 웰영역에 선택적으로 제1도전형의 이온주입을 행하여 상기 제1도전형 영역내에 제1도전형 금속콘택영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도5에 본 발명에 의한 고내압회로의 ESD보호소자를 단면도로 나타내었다. 도5에 나타낸 바와 같이 ESD소자의 드레인으로 사용되는 HNM 또는 HPM을 형성한 다음, N+와 P+를 게이트와 필드산화막과 간격을 두지 않고 자기정렬방식으로 형성함으로써 그 내압을 다소 감소시킨다. 이 경우 코어영역에서는 소자의 스낵백특성등 소자의 신뢰성과 관련하여 내압을 최소한 동작전압의 1.5-2배 수준으로 유지해야 하는 ESD 보호용으로 사용하는 I/O 다이오드(트랜지스터)의 경우에는 그 동작이 아날로그 형태가 아니라 ESD 보호용으로만 사용되기 때문에 그 내압이 다소 감소되어도 회로 동작에는 큰 영향을 미치지 않는다.

도6 및 도7을 참조하여 본 발명에 의한 ESD 보호소자의 제조방법을 상세히 설명하면 다음과 같다.

P형 실리콘기판(10) 소정영역에 P웰(12)과 N웰(13)을 각각 형성하고, 기판상에 트랜지스터의 게이트전극(20)을 형성하고 N형 및 P형 이온주입을 행하여 소오스 및 드레인을 형성함으로써 상기 P웰과 N웰영역에 각각 NMOS와 PMOS를 형성한다. 이어서 고내압 형성을 위한 별도의 접합인 HNM(14)과 HPM(15)을 상기 NMOS와 PMOS의 소오스 및 드레인영역에 각각 형성한 후, 도6에 나타낸 바와 같이 N웰영역(13)은 포토레지스트(16)로 덮고 P웰영역(12)은 선택적으로 노출시킨 다음 N+금속콘택영역 형성을 위한 이온주입(17)을 행한다. 이어서 도7에 나타낸 바와 같이 P웰영역은 포토레지스트(18)로 덮고 N웰영역은 선택적으로 노출시킨 다음 P+금속콘택영역 형성을 위한 이온주입(19)을 행함으로써 도5에 나타낸 바와 같이 N+금속콘택영역(21)과 P+금속콘택영역(22)을 형성한다.

상기한 바와 같이 본 발명은 N+영역(21)과 P+영역(22)을 종래와 같이 필드산화막 엣지에서 거리를 두지 않고 자리정렬개념을 그대로 적용하여 ESD소자의 내압과 드레인저항을 줄여줌으로써 외부로부터의 서지(surge)발생시 트리거링전압을 낮추어 주고 싱크능력은 키워주어 ESD특성을 개선시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 공정의 추가없이 ESD특성을 개선시킬 수 있으며, ESD소자의 크기 조정없이 (칩 크기를 종래와 같이 적용) ESD특성을 개선시킬 수 있다.

Claims (5)

1. 고내압회로의 ESD보호소자의 제조방법에 있어서,

   제1도전형 웰과 제2도전형 웰을 갖는 반도체기판상에 게이트를 형성하는 단계와;

   상기 제1도전형 웰에는 제2도전형의 이온주입을 행하고, 상기 제2도전형 웰에는 제1도전형의 이온주입을 행하여 상기 게이트 양측의 기판부분에 제2도전형 영역과 제1도전형 영역을 각각 형성하는 단계;

   상기 제1도전형 웰영역에 선택적으로 제2도전형의 이온주입을 행하여 상기 제2도전형 영역내에 제2도전형 금속콘택영역을 형성하고, 상기 제2도전형 웰영역에 선택적으로 제1도전형의 이온주입을 행하여 상기 제1도전형 영역내에 제1도전형 금속콘택영역을 형성하는 단계

   를 포함하여 이루어진 고내압회로의 ESD보호소자의 제조방법.
2. 제1항에 있어서,

   상기 제1도전형은 P형이고, 제2도전형으 N형인 것을 특징으로 하는 고내압회로의 ESD보호소자의 제조방법.
3. 제1항에 있어서,

   상기 제1도전형 영역과 제2도전형 영역은 상기 게이트를 포함하여 구성되는 MOS트랜지스터의 소오스 및 드레인영역에 형성되는 것을 특징으로 하는 고내압회로의 ESD보호소자의 제조방법.
4. 제1항에 있어서,

   상기 제1도전형 영역과 제2도전형 영역은 고내압용 접합인 것을 특징으로 하는 고내압회로의 ESD보호소자의 제조방법.
5. 제1항에 있어서,

   상기 제1도전형 금속콘택영역과 제2도전형 금속콘택영역은 상기 게이트와 상기 기판상의 소정영역에 형성된 필드산화막에 자기정렬되어 형성되는 것을 특징으로 하는 고내압회로의 ESD보호소자의 제조방법.