KR20020055936A - 정전기 방전 보호 회로 - Google Patents

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Abstract

본 발명은 정전기 방전 보호 회로에 관한 것으로, 입력 패드와, 상기 입력 패드와 내부 회로 사이에 형성된 입력 버퍼와, 상기 입력 패드와 상기 입력 버퍼 사이에 형성된 저항과, 상기 입력 패드와 상기 저항 사이에서 접지 단자 사이에 형성된 바이폴라 정션 트랜지스터와, 상기 저항과 상기 입력 버퍼의 입력 단자 사이에서 접지 단자 사이에 형성된 NMOS 트랜지스터와, 상기 입력 버퍼의 접지 단자와 상기 입력 버퍼의 입력 단자 사이에 형성된 다이오드를 포함하여 이루어져, CDM에 대한 보호 소자의 최적화를 실현하여 집적 회로의 신뢰성을 향상시킬 수 있는 정전기 방전 보호 회로가 제시된다.

Description

정전기 방전 보호 회로{Electrostatic discharge protection circuit}
본 발명은 정전기 방전 보호 회로에 관한 것으로, 특히 장비적인 영향에 의한 CDM에 대한 최적화를 실현하여 집적 소자의 신뢰성을 향상시킬 수 있는 정전기 방전 보호 회로에 관한 것이다.
메모리 소자의 집적 회로에서 발생되는 불량 모드에는 여러가지 있지만, 전기적 현상에 의한 모드로는 EOS와 ESD가 있다. 그중에서 ESD 현상은 정전기가 흐르면서 발생되는 현상으로, 이러한 전류는 트랜지스터의 가장 취약한 부분으로 집중되어 흐르기 때문에 접합 영역이나 콘택 또는 게이트 산화막 부분에서의 멜팅에 의한 불량 현상을 발생시킨다. ESD 현상은 발생 원인에 따라 HBM, MM, CDM으로 분류되며, 이러한 ESD 현상에 대해 내부 회로를 보호하기 위해 입력 패드에 ESD 보호 회로를 구성한다.
집적 회로에서 ESD 보호 회로의 크기는 곧 집적 회로의 기생 정전 용량과 밀접한 관계를 가지고 있어 크기를 무한정으로 할 수 없기 때문에 그 최적화가 요구된다. 현재 집적 회로가 대집적화 뿐만 아니라 초고속 동작을 요구하기 때문에 RC 지연등에 의한 지연 요소의 한 성분인 핀의 기생 정전 용량 또한 중요한 요소가 되고, 그 크기가 작아지게 되었다. 특히 초고속 RAMBUS DRAM의 경우에는 다른 집적 회로에서 요구하는 정전 용량이 절반 이하로 떨어지게 됨에 따라서 집적 회로의 신회성 확보에 많은 어려움이 있었다.
도 1은 종래의 ESD 보호 회로도로서, 다음과 같이 구성된다.
입력 패드(11)와 내부 회로 사이에 전원 단자(Vcc)와 접지 단자(Vss) 사이에 접속된 제 1 PMOS 트랜지스터(P11) 및 제 1 NMOS 트랜지스터(N11)로 구성된 입력 버퍼(12)가 형성된다. 입력 패드(11)와 입력 버퍼(12)의 입력 단자 사이에 바이폴라 정션 트랜지스터(B11), 저항(R11) 및 제 2 NMOS 트랜지스터(N12)가 형성된다. 바이폴라 정션 트랜지스터(B11)는 입력 패드(11)와 저항(R11) 사이에서 접지 단자(Vss) 사이에 형성되며, 제 2 NMOS 트랜지스터(N12)는 저항(R11)과 입력 버퍼(12)의 입력 단자 사이에서 접지 단자(Vss) 사이에 형성된다. 이 두 트랜지스터(B11 및 N11)는 게이트 단자로 접지 전압(Vss)가 인가되는 다이오드 형태로 접속된다.
상기와 같이 구성되는 종래의 ESD 보호 회로는 바이폴라 정션 트랜지스터 (B11)에 의해 ESD 현상을 보호하며, 제 2 NMOS 트랜지스터(N12)에 의해 CDM, 즉 장비에 의한 ESD 현상을 보호한다. 이들을 통해 정전기 발생 전류를 입력 패드(11)로 흐르게 한다.
그런데, 상기와 같이 구성 및 동작되는 종래의 ESD 회로는 CDM에 의한 전류를 빠르게 이동시킬 수 없는 문제점이 있다. 즉, 제 2 NMOS 트랜지스터(N12)가 턴온되어 전류를 입력 패드(11)로 이동시키는 시간보다 입력 버퍼(12)의 제 1 NMOS 트랜지스터(N11)의 턴온 시간이 더 빨라 CDM에 의한 전류에 의해 제 1 NMOS 트랜지스터(N11)의 게이트 산화막 또는 접합 영역을 파괴시켜 불량 현상을 발생시킨다.
본 발명의 목적은 CDM에 대한 내성을 확보할 수 있어 집적 회로의 신뢰성을 향상시킬 수 있는 정전기 방전 보호 회로를 제공하는데 있다.
본 발명의 다른 목적은 CDM에 대한 내성을 확보할 수 있는 소자를 입력 버퍼에 형성하여 집적 회로의 신뢰성을 향상시킬 수 있는 정전기 방전 보호 회로를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 정전기 방전 보호 회로는 입력 패드와, 상기 입력 패드와 내부 회로 사이에 형성된 입력 버퍼와, 상기 입력 패드와 상기 입력 버퍼 사이에 형성된 저항과, 상기 입력 패드와 상기 저항 사이에서접지 단자 사이에 형성된 바이폴라 정션 트랜지스터와, 상기 저항과 상기 입력 버퍼의 입력 단자 사이에서 접지 단자 사이에 형성된 NMOS 트랜지스터와, 상기 입력 버퍼의 접지 단자와 상기 입력 버퍼의 입력 단자 사이에 형성된 다이오드를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 정전기 방전 보호 회로도.
도 2는 본 발명에 따른 정전기 방전 보호 회로도.
도 3은 본 발명에 따른 정전기 방전 보호 회로의 입력 버퍼의 NMOS 트랜지스터와 다이오드가 형성된 상태를 나타낸 평면도.
도 4는 도 3의 A-A' 라인을 따라 절취한 상태의 단면도로서, 다이오드의 형성 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 입력 패드12 및 22 : 입력 버퍼
B11 및 B21 : 바이폴라 정션 트랜지스터
P11 및 P21 : 제 1 PMOS 트랜지스터
N11 및 N21 : 제 1 NMOS 트랜지스터
N12 및 N22 : 제 2 NMOS 트랜지스터
R11 및 R21 : 저항D21 : 다이오드
100 : NMOS 트랜지스터200 : 픽업 영역
300 : 다이오드
10 : 반도체 기판20 : 액티브 영역
30 : 필드 영역40 : 게이트 전극
50 : 콘택
101 : 반도체 기판102 : 필드 산화막
103 : 접합부104 : 절연막
105 : 매립층
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 ESD 보호 회로도로서, 다음과 같이 구성된다.
입력 패드(21)와 내부 회로 사이에 전원 단자(Vcc)와 접지 단자(Vss) 사이에 접속된 제 1 PMOS 트랜지스터(P21) 및 제 1 NMOS 트랜지스터(N21)로 구성된 입력 버퍼(22)가 형성된다. 입력 패드(21)와 입력 버퍼(22)의 입력 단자 사이에 바이폴라 정션 트랜지스터(B21), 저항(R21) 및 제 2 NMOS 트랜지스터(N22)가 형성된다. 한편, 접지 단자(Vss)와 입력 버퍼(22)의 입력 단자 사이에 다이오드(D21)가 형성된다. 바이폴라 정션 트랜지스터(B21)는 입력 패드(21)와 저항(R21) 사이에서 접지 단자(Vss) 사이에 형성되며, 제 2 NMOS 트랜지스터(N22)는 저항(R21)과 입력 버퍼(22)의 입력 단자 사이에서 접지 단자(Vss) 사이에 형성된다. 이 두 트랜지스터(B21 및 N21)는 게이트 단자로 접지 전압(Vss)이 인가되는 다이오드 형태로 접속된다.
상기와 같이 구성되는 본 발명에 따른 ESD 보호 회로는 바이폴라 정션 트랜지스터(B21)에 의해 ESD 현상을 보호하며, 제 2 NMOS 트랜지스터(N22) 및 다이오드(D21)에 의해 CDM, 즉 장비에 의한 ESD 현상을 보호한다. 이들을 통해 정전기 발생 전류를 입력 패드(21)로 흐르게 한다. 다이오드(D21)를 제 1 NMOS 트랜지스터(N21)과 접속된 접지 단자(Vss)와 입력 버퍼(22)의 입력 단자 사이에 형성함으로써 일반적인 소자의 동작에서는 역방향 전압이 형성되어 소자의 동작에 아무런 영향을 미치지 않고, ESD 보호 모드에서는 입력 버퍼(22)의 많은 전하들을 다이오드(D21)를 통해 입력 패드(21)로 흐르게 한다. 이에 의해 제 2 NMOS 트랜지스터 (N22)의 동작 시간과 제 1 NMOS 트랜지스터(N21)의 동작 시간의 차이에 의한 CDM에 따른 전류에 의해 제 1 NMOS 트랜지스터(N21)의 접합부 및 게이트 산화막이 파괴되는 것을 방지할 수 있다.
도 3은 본 발명에 따른 ESD 보호 회로의 입력 버퍼의 NMOS 트랜지스터와 다이오드가 형성된 상태를 나타낸 평면도이다.
도 3을 참조하면, 반도체 기판(10) 상의 소정 영역에 소자 분리막을 형성하여 액티브 영역(20)과 소자 분리 영역(30)을 확정한다. 액티브 영역(20) 상부의 소정 영역에 소자 분리 영역(30)의 소정 영역와 중첩되도록 게이트 전극(40)을 형성한다. 불순물 이온 주입 공정을 실시하여 액티브 영역(30)에 접합부를 형성한다. 전체 구조 상부에 절연막을 형성한 후 접합부의 소정 영역이 노출되도록 콘택(50)을 형성한다. 이에 의해 NMOS 트랜지스터(100)이 형성된다. 이러한 NMOS 트랜지스터(100)의 접합부 형성 공정과 동일한 공정에 의해 주변 영역에 픽업 영역(200)이형성된다. 그리고, NMOS 트랜지스터를 형성하는 공정에서 절연막을 형성한 후 접합부를 노출시키는 콘택을 형성할 때 주변 회로 영역의 소정 영역에도 콘택이 형성되며, 이 콘택이 매립되도록 폴리실리콘막등의 도전막을 형성하여 다이오드(300)를 형성한다.
도 4는 도 3의 A-A'라인을 따라 절취한 상태의 단면도로서, 다이오드 형성 방법을 설명하기 위해 도시한 것이다.
도 4를 참조하면, 반도체 기판(11) 상의 소정 영역에 소자 분리막(12)을 형성한다. 반도체 기판(11) 상에 불순물 이온 주입 공정을 실시하여 접합부(13)를 형성한다. 전체 구조 상부에 절연막(14)을 형성한 후 절연막(14)의 소정 영역을 식각하여 접합부(13)의 소정 영역을 노출시키는 콘택을 형성한다. 콘택이 매립되도록 폴리실리콘등의 도전막을 형성하여 매립층(15)을 형성한다.
상기의 다이오드 형성 공정은 NMOS 트랜지스터 및 픽업 영역을 형성하는 공정과 동일한 공정으로 실시한다.
상술한 바와 같이 본 발명에 의하면 입력 버퍼의 NMOS 트랜지스터와 접속되는 접지 단자와 입력 버퍼의 입력 단자 사이에 다이오드를 형성함으로써 CDM에 대한 보호 소자의 최적화를 실현하여 집적 회로의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 입력 패드와
    상기 입력 패드와 내부 회로 사이에 형성된 입력 버퍼와,
    상기 입력 패드와 상기 입력 버퍼 사이에 형성된 저항과,
    상기 입력 패드와 상기 저항 사이에서 접지 단자 사이에 형성된 바이폴라 정션 트랜지스터와,
    상기 저항과 상기 입력 버퍼의 입력 단자 사이에서 접지 단자 사이에 형성된 NMOS 트랜지스터와,
    상기 입력 버퍼의 접지 단자와 상기 입력 버퍼의 입력 단자 사이에 형성된 다이오드를 포함하여 이루어진 것을 특징으로 하는 정전기 방전 보호 회로.
  2. 제 1 항에 있어서, 상기 입력 버퍼는 전원 단자와 상기 내부 회로 사이에 형성된 PMOS 트랜지스터와,
    상기 내부 회로와 상기 접지 단자 사이에 형성된 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 정전기 방전 보호 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 다이오드는 반도체 기판상의 접합부를노출시키도록 절연막을 식각하여 형성된 콘택을 매립시키는 매립층으로 형성되는 것을 특징으로 하는 정전기 방전 보호 회로.
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