KR20030051032A

KR20030051032A - 정전기 방전 보호 회로

Info

Publication number: KR20030051032A
Application number: KR1020010081930A
Authority: KR
Inventors: 강신석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-20
Filing date: 2001-12-20
Publication date: 2003-06-25

Abstract

본 발명은 정전기 방전 보호 회로에 관한 것으로, 특히 금속 패드와 폴리실리콘 패드를 적층시켜 형성된 캐패시터를 이용하여 패드와 내부 회로 사이의 노드와 접지 단자 사이에 병렬 접속된 다수의 NMOS 트랜지스터를 구동시킴으로써 NMOS 트랜지스터의 구동 시점을 동일하게 하여 ESD 보호 레벨이 저하되는 것을 방지할 수 있는 정전기 방전 보호 회로가 제시된다.

Description

정전기 방전 보호 회로{Electrostatic discharge protection circuit}

본 발명은 정전기 방전(Electrostatic : 이하, "ESD"라 함) 보호 회로에 관한 것으로, 특히 금속 패드와 폴리실리콘 패드를 적층시켜 형성된 캐패시터를 이용하여 패드와 내부 회로 사이의 노드와 접지 단자 사이에 병렬 접속된 다수의 NMOS 트랜지스터를 구동시킴으로써 NMOS 트랜지스터의 구동 시점을 동일하게 하여 ESD 보호 레벨이 저하되는 것을 방지할 수 있는 ESD 보호 회로에 관한 것이다.

메모리 소자의 집적 회로에서 발생되는 불량 모드에는 여러가지 있지만, 전기적 현상에 의한 모드로는 EOS와 ESD가 있다. 그중에서 ESD 현상은 정전기가 흐르면서 발생되는 현상으로, 이러한 전류는 트랜지스터의 가장 취약한 부분으로 집중되어 흐르기 때문에 접합 영역이나 콘택 또는 게이트 산화막 부분에서의 멜팅에 의한 불량 현상을 발생시킨다. ESD 현상은 발생 원인에 따라 HBM, MM, CDM으로 분류되며, 이러한 ESD 현상에 대해 내부 회로를 보호하기 위해 입력 패드에 ESD 보호 회로를 구성한다.

도 1은 종래의 일 실시 예에 따른 ESD 보호 회로도로서, 패드(11)와 내부 회로 사이의 노드에 게이트 단자가 접지 단자(Vss)에 접속된 다수의 NMOS 트랜지스터 (N11 내지 N13)가 병렬 접속된다.

도 2는 종래의 다른 실시 예에 따른 ESD 보호 회로도로서, 패드(21)와 내부 회로 사이의 노드에 게이트 단자가 저항(R21)을 통해 접지 단자(Vss)에 접속된 다수의 NMOS 트랜지스터(N21 내지 N23)가 병렬 접속된다.

도 3은 종래의 또다른 실시 예에 따른 ESD 보호 회로도로서, 패드(31)와 내부 회로 사이의 노드와 접지 단자(Vss) 사이에 다수의 NMOS 트랜지스터(N31 내지N33)가 병렬 접속된다. 다수의 NMOS 트랜지스터(N31 내지 N33)의 게이트 단자는 전원 단자(Vcc)에 접속되어 항상 턴온 상태를 유지하며 접지 단자(Vss) 사이에 접속된 NMOS 트랜지스터(N30)와 접속된다.

상기와 같이 구성되는 종래의 ESD 보호 회로는 패드와 내부 회로 사이의 노드와 접지 단자 사이에 다수의 NMOS 트랜지스터가 접속되고, 이들이 정전기가 방전될 때 구동하여 정전기를 접지 단자로 방전시킨다.

그러나, 도 1에 도시된 바와 같이 다수의 NMOS 트랜지스터가 공통적으로 접지 단자에 접속되기 때문에 NMOS 트랜지스터가 구동되는 시점이 일정하지 않게 된다. 따라서, 먼저 턴온된 NMOS 트랜지스터가 순간적으로 과도한 부담을 견디지 못해 데미지를 입게 되며, 이에 의해 ESD 보호 레벨을 저하시킨다.

이러한 문제를 해결하기 위해 NMOS 트랜지스터가 턴온되는 시점을 일정하게 하기 위해 도 2 및 도 3에 도시된 바와 같은 방법을 이용하기도 하지만, 다수의 NMOS 트랜지스터의 턴온 시점을 동일하게 하기 힘들다.

본 발명의 목적은 패드와 내부 회로 사이의 노드와 접지 단자 사이에 접속된 NMOS 트랜지스터의 구동 시점을 동일하게 함으로써 ESD 보호 레벨을 저하시키지 않는 ESD 보호 회로를 제공하는데 있다.

도 1은 종래의 일 실시 예에 따른 ESD 보호 회로도.

도 2는 종래의 다른 실시 예에 따른 ESD 보호 회로도.

도 3은 종래의 또다른 실시 예에 따른 ESD 보호 회로도.

도 4는 본 발명에 따른 ESD 보호 회로도.

도 5는 본 발명에 따른 ESD 보호 회로의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

41 : 금속 패드42 : 폴리실리콘 패드

본 발명에 따른 ESD 보호 회로는 금속 패드와 폴리실리콘 패드를 적층하여 형성된 캐패시터와, 상기 패드와 내부 회로 사이의 노드와 접지 단자 사이에 병렬 접속되며, 상기 캐패시터에 의해 구동되는 다수의 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 4는 본 발명에 따른 ESD 보호 회로도로서, 다음과 같이 구성된다.

패드가 금속으로 형성된다. 금속 패드(41)와 폴리실리콘 패드(42)를 적층하여 캐패시터가 형성된다. 폴리실리콘 패드(42)는 접지 단자(Vss)와 접속된다. 상기 캐패시터를 이용하여 금속 패드(41)와 내부 회로 사이의 노드와 접지 단자(Vss) 사이에 병렬 접속된 다수 NMOS 트랜지스터(N41 내지 N43)를 구동시킨다.

상기와 같이 구성된 본 발명에 따른 ESD 보호 회로의 개략적인 단면 구조를 도 5에 도시하였으며, 이를 이용하여 ESD 보호 회로의 제조 방법을 설명하면 다음과 같다.

도 5에 도시된 바와 같이 반도체 기판(51)상의 소정 영역에 소자 분리막(52)을 형성하여 액티브 영역과 필드 영역을 확정한다. 액티브 영역의 반도체 기판(51) 상부에 게이트 산화막(53) 및 도전층(54)을 적층한 후 패터닝하여 게이트 전극을 형성한다. 불순물 이온 주입 공정을 실시하여 반도체 기판(51)상의 소정 영역에 드레인 영역(55) 및 소오스 영역(56)을 형성한다. 상기와 같이 일반적인 공정으로 트랜지스터를 제조한다. 소자 분리막(52) 상부의 소정 영역에 폴리실리콘 패드(57)를 형성하고, 그 상부에 금속 패드(58)를 형성하여 캐패시터를 구성한다. 폴리실리콘 패드(57)는 접지 단자(Vss)와 접속시키고, 금속 패드(58)를 내부 회로와 접속한다. 상기와 같이 형성된 상태에서 금속 패드(58)와 내부 회로 사이의 노드와 드레인 영역(55)을 접속시키고, 소오스 영역(56)을 접지 단자(Vss)와 접속시킨다. 그리고, 캐패시터를 게이트 전극(54)과 접속시킨다.

상술한 바와 같이 본 발명에 의하면 금속 패드와 폴리실리콘 패드를 적층시켜 형성된 캐패시터를 이용하여 패드와 내부 회로 사이의 노드와 접지 단자 사이에 병렬 접속된 다수의 NMOS 트랜지스터를 구동시킴으로써 NMOS 트랜지스터의 구동 시점을 동일하게 하여 ESD 보호 레벨이 저하되는 것을 방지할 수 있다.

Claims

정전기 방전 보호 회로에 있어서,

금속 패드와 폴리실리콘 패드를 적층하여 형성된 캐패시터와,

상기 금속 패드와 내부 회로 사이의 노드와 접지 단자 사이에 병렬 접속되며, 상기 캐패시터에 의해 구동되는 다수의 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 정전기 방전 보호 회로.