KR20070058165A - 반도체 장치의 정전 방전 보호 소자 - Google Patents

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Abstract

본 발명은 반도체 장치의 정전 방전 보호 소자를 제공한다. 이 정전 방전 보호 소자는 입/출력 패드와 연결된 적어도 하나 이상의 입/출력 버퍼용 PMOS/NMOS 트랜지스터 및 입/출력 버퍼용 PMOS/NMOS 트랜지스터와 나란하게 형성되면서 각각 전원단 및 접지단과 연결된 게이트 전극을 갖는 다수개로 이루어진 핑거 구조의 입/출력 버퍼 정전 방전 보호용 PMOS/NMOS 트랜지스터를 포함하되, 입/출력 버퍼 정전 방전 보호용 트랜지스터들의 게이트 전극의 길이가 입/출력 버퍼용 트랜지스터들의 게이트 전극의 길이보다 짧은 것을 특징으로 한다. 이에 따라, 입/출력 버퍼용 트랜지스터의 1차 절연 파괴 전압값이 정전 방전 보호용 트랜지스터의 1차 절연 파괴 전압값과 같거나 크게 됨으로써, 정전 방전 보호 특성 및 안정성이 향상될 수 있는 정전 방전 보호 소자를 제공하는 데 있다.
정전 방전, 입/출력 회로, 게이트, 접지, 기생 바이폴라

Description

반도체 장치의 정전 방전 보호 소자{Electrostatic Discharge Protection Device of Semiconductor Device}
도 1은 일반적인 정전 방전 보호 소자를 나타낸 단면도;
도 2는 도 1에 도시한 정전 방전 보호 소자를 사용한 반도체 장치의 구성을 나타낸 회로도;
도 3은 종래기술에 따른 정전 방전 보호 소자의 구성을 나타낸 평면도;
도 4는 종래기술에 따른 정전 방전 보호 소자의 방전 특성을 나타낸 그래프;
도 5는 본 발명의 실시예에 따른 정전 방전 보호 소자의 구성을 나타낸 평면도.
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 정전 방전 보호 소자에 관한 것이다.
반도체 장치의 크기가 축소되고, 그 집적도가 높아질수록 정전 방전으로부터 칩(chip)의 내부 회로를 보호하는 정전 방전(ESD : Electro-Static Discharge) 보호 소자의 역할은 그 중요성이 증가하고 있는 추세이다.
특히, 모스 전계 효과 트랜지스터(MOSFET : Metal-Oxide Semiconductor Field Effects Transistor)의 게이트 산화막의 두께가 얇아지고, 약해짐에 따라 입/출력(I/O : input/output) 회로의 입/출력 버퍼(buffer)에 존재하는 게이트 산화막을 정전 방전과 같은 외부 충격으로부터 효과적으로 보호하는 특별한 보호 소자를 구현할 필요가 있다.
이러한 입/출력 버퍼 등과 같은 내부 회로가 받는 손상은 정전 방전에 의한 스트레스(stress) 전류가 입력 패드(input pad)를 통해 입력되어 내부 회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열로 인해 취약한 곳에서 접합 스파이킹(junction spiking), 산화막 파열(rupture) 현상 등을 일으키기 때문이다.
그래서 이를 해결하기 위해서는 정전 방전에 의한 스트레스 전류가 내부 회로를 빠져나가기 전에 입력 패드에 주입된 전하를 곧바로 전원단 또는 접지단 쪽으로 방전시킬 수 있는 정전 방전 보호 소자를 삽입하여야만 정전 방전으로 인한 반도체 장치의 손상을 방지할 수 있다.
정전 방전 보호 소자는 국부 보호 소자(local protection device)와 클램프 회로 소자(clamp circuit device) 등으로 이루어진다. 이러한 정전 방전 보호 소자는 고전압과 고전류를 갖는 정전 방전 펄스(pulse)가 반도체 장치에 인가되었을 때, 인가된 정전 방전 펄스를 짧은 시간 내에 제거하는 역할을 한다.
종래에는 정전 방전 보호 소자가 바이폴라 접합 트랜지스터(BJT : Bipolar Junction transistor) 또는 다이오드(diode)로 구성되었으나, 최근에는 게이트가 접지된 NMOS(GGNMOS, Grounded Gate N-type Metal-Oxide Semiconductor) 트랜지스터로 구성된다.
GGNMOS 트랜지스터는 게이트가 접지된 트랜지스터로서, 일반적인 MOS 트랜지스터처럼 채널(channel) 형성에 의해 턴온(turn-on)되어 동작하는 것이 아니라 절연 파괴(breakdown) 현상에 의해 반도체 기판 내부에 형성되는 NPN 구조가 바이폴라 접합 트랜지스터처럼 동작하여 대량의 전류가 흐르도록 만들어진 소자이다.
도 1은 입/출력 회로를 겸용하는 MOS 트랜지스터를 사용한 일반적인 정전 방전 보호 소자를 나타낸 단면도이다.
도 1을 참조하면, 정전 방전 보호 소자는 반도체 기판(11) 내에 형성된 P-형 웰(P-type well, 11a) 상에 게이트 절연막(14)을 포함하며 형성된 게이트 전극(15), P-형 웰(11a) 내에서 게이트 전극(15)의 양측에 형성된 N+형 소오스 영역 및 N+형 드레인 영역(13s 및 13d) 및 P-형 웰(11a) 내에 형성되면서 소자분리막(12)에 의해 전기적으로 N+형 소오스 영역 및 N+형 드레인 영역(13s 및 13d)과 절연된 P+형 픽업(pick-up) 영역(13p)으로 이루어지는 NMOS 트랜지스터이다.
이러한 구성의 정전 방전 보호 소자인 NMOS 트랜지스터는 통상의 입/출력 회로를 구성할 수 있다. 또한, 소오스 영역(13s) 및 게이트 전극(15)을 접지단에 연결하여 그 전위를 0V로 유지한 상태에서 입/출력 패드에 정전 방전 등에 의한 전압 서지(surge)가 발생하는 경우, 입/출력 패드에 연결된 드레인 영역(11d)의 전위가 상승하게 된다. 그 결과, N+형 드레인 영역(13d)과 P-형 웰(11a) 사이에 생기는 큰 전위 차이 때문에 전자-정공 쌍(EHP : Electron-Hole Pair)이 형성된다. 이와 같이 형성된 정공은 P-형 웰(11a) 내로 흘러 P+형 픽업 영역(13d)까지 이동하게 된다. 이러한 정공의 이동에 의한 방전 전류가 P-형 웰(11a) 내를 흐름에 따라, 유한한 저항(R-P-well)을 가지고 있는 P-형 웰(11a) 내부의 전위가 상승하게 된다. 그 결과, P-형 웰(11a) 내에서 P-형 웰(11a), N+형 소오스 영역(13s) 및 N+형 드레인 영역(13d)을 각각 베이스(base), 에미터(emitter) 및 컬렉터(collector)로 하는 기생(parasitic) 바이폴라 트랜지스터가 동작하게 된다. 이것에 의해 큰 전류가 P-형 웰(11a) 내에서 소오스 영역(13s) 및 드레인 영역(13d) 사이를 흘러, 전압 서지를 접지단으로 방전한다.
도 2는 도 1에 도시한 정전 방전 보호 소자를 사용한 반도체 장치의 구성을 간략하게 나타낸 회로도이다.
도 2를 참조하면, 반도체 장치의 입/출력 패드(10)를 통해 데이터를 입/출력 받아 변환 및 전달하는 입/출력 버퍼용 트랜지스터를 겸하는 정전 방전 보호 소자(30 및 40)가 구비되어 있다. 이 정전 방전 보호 소자(30 및 40)를 통하여 입/출력 패드(10)와 내부 회로(20)는 서로 연결되어 있다. 정전 방전 보호 소자(30 및 40)는 게이트 전극과 소오스 영역은 전원단(VDD)에 연결되고, 드레인 영역은 입/출력 패드(10)에 연결된 PMOS 트랜지스터(30) 및 게이트 전극과 소오스 영역은 접지단(VSS)에 연결되고, 드레인 영역은 입/출력 패드(10)에 연결된 NMOS 트랜지스터(40)로 이루어진다.
정상 동작을 할 때에는 입/출력 버퍼용 트랜지스터가 입/출력 패드(10)로부 터 지속적으로 입/출력되는 정상적인 신호를 내부 회로로 변환 및 전달하는 역할을 수행하게 되고 정전 방전 보호용 트랜지스터는 오프(off)되어 데이터의 입/출력에 영향을 주지 않고 데이터를 입/출력 버퍼용 트랜지스터로 전달해 준다.
그러나 입/출력 패드(10)로부터 정전 방전 펄스가 인가되면 정전 방전 보호용 트랜지스터의 드레인 영역에 전기적 바이어스(bias)가 가해짐과 동시에 게이트 전극에도 전기적 바이어스가 가해지기 때문에 결과적으로 낮은 전압에서 정전 방전 보호용 트랜지스터가 동작하게 된다.
도 3은 종래기술에 따른 입/출력 회로의 정전 방전 보호 소자의 구성을 나타낸 평면도이다.
도 3을 참조하면, 반도체 기판 상의 N형 활성 영역(35) 상에 1~2개의 입력 버퍼용 PMOS 트랜지스터(31)와 다수개로 이루어진 핑거(finger) 구조의 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터(32)가 형성된다. 마찬가지로 반도체 기판 상의 P형 활성 영역(45) 상에 1~2개의 출력 버퍼용 NMOS 트랜지스터(41)와 다수개로 이루어진 핑거 구조의 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터(42)가 형성된다.
트랜지스터들(31, 32, 41 및 42)의 게이트 전극은 길이가 동일하게 설계된다. 입력 버퍼용 및 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터(31 및 32)의 게이트 전극은 전원단에 입/출력 회로의 연결된다. 출력 버퍼용 및 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터(41 및 42)의 게이트 전극은 접지단에 연결된다.
트랜지스터들(31, 32, 41 및 42)의 게이트 전극 사이에는 순차적으로 드레인 영역(33 및 43) 및 소오스 영역(34 및 44)이 번갈아 가며 형성된다. 드레인 영역 (33 및 43)은 입/출력 패드와 연결된다. 입력 버퍼용 및 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터(31 및 32)의 소오스 영역(34)은 전원단에 연결되고, 출력 버퍼용 및 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터(41 및 42)의 소오스 영역(44)은 접지단에 연결된다.
입력 버퍼용 및 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터(31 및 32), 이의 드레인 영역(33) 및 소오스 영역(34)을 둘러싸는 N형 가드 링(guard-ring, 36)이 형성된다. 출력 버퍼용 및 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터(41 및 42), 이의 드레인 영역(43) 및 소오스 영역(44)을 둘러싸는 P형 가드 링(46)이 형성된다. N형 및 P형 가드 링(36 및 46)은 래치업(latch-up) 효과를 감소하기 위한 것으로, 도 1의 픽업 웰(도 1의 13p)에 해당한다.
이러한 구성을 갖는 입/출력 회로는 반도체 칩의 입/출력 신호를 제어하는 역할과 정전 방전 보호 소자 기능을 동시에 수행한다. 입/출력 버퍼용 트랜지스터(31 및 41) 및 입/출력 버퍼 정전 방전 보호용 트랜지스터(32 및 42)의 경우 게이트 전극의 길이 및 접합 절연 파괴 전압값(BV : Breakdown Voltage) 등에 의하여 기생 바이폴라 트랜지스터가 작동되는 전압값이 결정된다. 따라서, 절연 파괴 전압값은 공정별 파라미터(parameter) 값에 의해 고정되게 된다.
도 4은 종래기술에 따른 입/출력 회로에 사용되는 정전 방전 보호용 소자에서 NMOS 트랜지스터의 기생 바이폴라 트랜지스터에 의한 전류-전압 특성 곡선을 나타낸 그래프이다.
도 4를 참조하면, 앞서 도 1에서 NMOS 트랜지스터의 기생 바이폴라 트랜지스 터는 절연 파괴에 의해 작동됨을 알 수가 있었다. 여기서는 기생 바이폴라 트랜지스터가 작동하는 시점을 1차 절연 파괴라고 한다. 이때의 전압값을 Vt1, 전류값을 It1이라 하면, 1차 절연 파괴 시점인 Vt1에 이르게 되면 기생 바이폴라 트랜지스터는 NPN 바이폴라로 작동하게 된다. 이에 따라, 늘어난 반송자(carrier)에 의해 전류는 증가하는 반면에 드레인 영역의 전압은 감소하는 스냅백(snapback)이라는 음 저항(negative resistance) 현상이 발생한다. 그 결과, 드레인 영역의 전압은 스냅백 전압값(Vsb)까지 떨어지게 된다.
드레인 영역의 전압이 스냅백 전압값까지 떨어진 이후에도 정전 방전에 의한 외부 바이어스가 계속 인가되면 드레인 영역의 전압 및 전류는 일정한 저항값의 기울기를 갖는 전류-전압 특성 곡선(IV curve)을 그리면서 2차 절연 파괴를 일으키는 시점에 도달하게 된다. 이때의 전압값을 Vt2, 전류값을 It2라 한다. 2차 절연 파괴는 반송자의 증가에 의해 격자 온도(lattice temperature)가 증가하는 열 런웨이 과정(thermal runway process)의 시작으로 소자의 일부분에서 용해(melting)가 발생하여 영구적인 고장을 초래한다.
도면에서 실선은 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터, 점선은 출력 버퍼용 NMOS 트랜지스터의 전류-전압 특성 곡선이다.
종래기술과 같이 입/출력 버퍼용 트랜지스터 및 입/출력 버퍼 정전 방전 보호용 트랜지스터의 게이트 전극의 길이가 동일하게 설계될 경우, 동일한 활성 영역에 형성된 입/출력 버퍼용 트랜지스터 및 입/출력 버퍼 정전 방전 보호용 트랜지스 터는 각각 서로 다른 1차 절연 파괴 전압값을 가질 수 있다. 일반적으로 입/출력 버퍼용 트랜지스터의 1차 절연 파괴 전압값이 낮다. 이는 입/출력 버퍼 정전 방전 보호용 트랜지스터의 경우 게이트 전극이 접지단에 연결되어 있기 때문에 1차 절연 파괴 전압값이 일정하다. 그 반면에 입/출력 버퍼용 트랜지스터의 경우 정전 방전 펄스가 인가될 때, 예기치 않게 채널이 형성되는 상황이 발생하여 1차 절연 파괴 전압값이 낮아지는 경우가 나타난다. 이럴 경우, 입/출력 버퍼용 트랜지스터가 먼저 동작됨에 따라 모든 정전 방전 펄스가 입/출력 버퍼용 트랜지스터에 집중되게 된다. 이에 따라, 입/출력 버퍼용 트랜지스터가 파괴되는 현상이 발생하고 이로 인해 낮은 정전 방전 보호 수준 및 소자의 안정성이 떨어지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 정전 방전 보호 특성 및 안정성을 향상시킬 수 있는 정전 방전 보호 소자를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 장치의 정전 방전 보호 소자를 제공한다. 이 정전 방전 보호 소자는 입/출력 패드와 연결된 적어도 하나 이상의 입력 버퍼용 PMOS 트랜지스터 및 출력 버퍼용 NMOS 트랜지스터, 입력 버퍼용 PMOS 트랜지스터와 나란하게 형성되면서 전원단과 연결된 게이트 전극을 갖는 다수개로 이루어진 핑거 구조의 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터 및 출력 버퍼용 NMOS 트랜지스터와 나란하게 형성되면서 접지단과 연결된 게이트 전극을 갖는 다수개로 이루어진 핑거 구조의 출력 버퍼 정전 방전 보호용 NMOS 트 랜지스터를 포함하되, 입/출력 버퍼 정전 방전 보호용 트랜지스터들의 게이트 전극의 길이가 입/출력 버퍼용 트랜지스터들의 게이트 전극의 길이보다 짧은 것을 특징으로 할 수 있다.
입/출력 버퍼 정전 방전 보호용 트랜지스터의 게이트 전극의 길이가 입/출력 버퍼용 트랜지스터의 게이트 전극의 길이에 대해 80% 이하일 수 있다.
입력 버퍼용 PMOS 트랜지스터 및 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터는 하나의 활성 영역 상에 형성될 수 있다. 또한 입력 버퍼용 PMOS 트랜지스터 및 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터는 N형 가드 링으로 둘러싸일 수 있다. N형 가드 링은 P형 가드 링으로 더 둘러싸일 수 있다.
출력 버퍼용 NMOS 트랜지스터 및 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터는 하나의 활성 영역 상에 형성될 수 있다. 또한 출력 버퍼용 NMOS 트랜지스터 및 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터는 P형 가드 링으로 둘러싸일 수 있다. P형 가드 링은 N형 가드 링으로 더 둘러싸일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 따라서 도면에서의 요소의 형상은 보다 명확한 설명을 강조하기 위해서 과장된 것이다. 도면들에 있어서, 동일한 기능을 수행하는 구성요소에 대해서는 동일한 참조번호가 병기되어 있다.
도 5는 본 발명의 실시예에 따른 입/출력 회로의 정전 방전 보호 소자의 구성을 나타낸 평면도이다.
도 5를 참조하면, 반도체 기판 상의 N형 활성 영역(135) 상에 1~2개의 입력 버퍼용 PMOS 트랜지스터(131)와 다수개로 이루어진 핑거 구조의 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터(132)가 형성될 수 있다. 마찬가지로 반도체 기판 상의 P형 활성 영역(145) 상에 1~2개의 출력 버퍼용 NMOS 트랜지스터(141)와 다수개로 이루어진 핑거 구조의 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터(142)가 형성될 수 있다.
입/출력 버퍼용 트랜지스터(131 및 141)와 입/출력 버퍼 정전 방전 보호용 트랜지스터(132 및 142)의 게이트 전극의 길이는 각각 서로 다르게 설계될 수 있다. 입/출력 버퍼 정전 방전 보호용 트랜지스터(132 및 142)의 게이트 전극의 길이가 입/출력 버퍼용 트랜지스터(131 및 141)의 게이트 전극의 길이에 대해 80% 이하일 수 있다. 입력 버퍼용 및 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터(131 및 132)의 게이트 전극은 전원단에 입/출력 회로의 연결될 수 있다. 출력 버퍼용 및 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터(141 및 142)의 게이트 전극은 접지단에 연결될 수 있다.
트랜지스터들(131, 132, 141 및 142)의 게이트 전극 사이에는 순차적으로 드레인 영역(133 및 143) 및 소오스 영역(134 및 144)이 번갈아 가며 형성될 수 있다. 드레인 영역(133 및 143)은 입/출력 패드와 연결될 수 있다. 입력 버퍼용 및 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터(131 및 132)의 소오스 영역(134)은 전원단에 연결되고, 출력 버퍼용 및 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터(141 및 142)의 소오스 영역(144)은 접지단에 연결될 수 있다.
입력 버퍼용 및 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터(131 및 132), 이의 드레인 영역(133) 및 소오스 영역(134)을 둘러싸는 N형 가드 링(136)이 형성될 수 있다. 출력 버퍼용 및 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터(141 및 142), 이의 드레인 영역(143) 및 소오스 영역(144)을 둘러싸는 P형 가드 링(146)이 형성될 수 있다.
이러한 가드 링(136 및 146)은 CMOS 트랜지스터를 사용하는 회로에서 발생하는 기생 바이폴라 트랜지스터에 의해 유발된 소수(minority)의 반송자가 인접하는 서로 다른 형의 트랜지스터의 전원단 또는 접지단으로 이동하는 래치업 효과가 증가하는 것을 방지하기 위해 형성될 수 있다. 래치업이 증가하게 될 경우, CMOS 트랜지스터가 일시적 또는 영구적으로 오동작 될 수 있다.
이러한 래치업 효과를 최소화하기 위해, 입력 버퍼용 및 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터(131 및 132), 이의 드레인 영역(133) 및 소오스 영역(134)을 둘러싸는 N형 가드 링(136)은 P형 가드 링(137)으로 더 둘러싸일 수 있다. 출력 버퍼용 및 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터(141 및 142), 이의 드레인 영역(143) 및 소오스 영역(144)을 둘러싸는 P형 가드 링(146)은 N형 가드 링(147)으로 더 둘러싸일 수 있다.
이러한 구성을 갖는 입/출력 회로는 반도체 칩의 입/출력 신호를 제어하는 역할과 정전 방전 보호 소자 기능을 동시에 수행할 수 있다. 입/출력 버퍼용 트랜 지스터(131 및 141) 및 입/출력 버퍼 정전 방전 보호용 트랜지스터(132 및 142)의 경우 게이트 전극의 길이 및 접합 절연 파괴 전압값 등에 의하여 기생 바이폴라 트랜지스터가 작동되는 전압값이 결정될 수 있다. 따라서, 절연 파괴 전압값은 공정별 파라미터 값에 의해 고정될 수 있다.
상기한 본 발명의 실시예에 따른 방법으로 입/출력 회로 정전 방전 보호 소자를 제조할 경우, 동일한 활성 영역에 형성된 입/출력 버퍼용 트랜지스터의 1차 절연 파괴 전압값이 입/출력 버퍼 정전 방전 보호용 트랜지스터의 1차 절연 파괴 전압값보다 같거나, 더 높은 값을 가질 수 있다.
종래기술에서는 입/출력 버퍼용 트랜지스터의 1차 절연 파괴 전압값이 입/출력 버퍼 정전 방전 보호용 트랜지스터에 비해 낮다. 이러한 경우 입/출력 버퍼용 트랜지스터가 먼저 동작한 후, 입/출력 버퍼 정전 방전 보호용 트랜지스터가 동작하게 되어 정전 방전 펄스가 핑거 구조의 전체에 대하여 균일하게 흐르게 되어 정전 방전 보호 특성이 높다. 그러나 입/출력 버퍼용 트랜지스터에 정전 방전 펄스가 집중될 경우에는 입/출력 버퍼용 트랜지스터가 열 파괴되는 2차 절연 파괴에 이를 소지가 크다.
그러나 본 발명의 실시예에서는 입/출력 버퍼용 트랜지스터의 1차 절연 파괴 전압값이 입/출력 버퍼 정전 방전 보호용 트랜지스터에 대해 같거나 오히려 커질수 있게 입/출력 회로의 레이아웃(layout)만을 변경함으로써, 입/출력 버퍼용 트랜지스터가 열 파괴되는 2차 절연 파괴에 쉽게 이르지 못하게 할 수 있다. 또한, 복수개의 입/출력 버퍼용 트랜지스터 및 다수개의 입/출력 버퍼 정정 방전 보호용 트랜 지스터를 형성함으로써, 인가된 정전 방전 펄스가 핑거 구조의 전체에 대하여 균일하게 흐르게 되어 정전 방전 보호 특성을 높일 수 있는 동시에 입/출력 버퍼용 트랜지스터에 집중되는 것을 방지하여 입/출력 회로의 안정성을 높일 수 있다. 이에 따라, 정전 방전 보호 특성 및 안정성이 향상된 입/출력 회로의 정전 방전 보호 소자를 제공할 수 있다.
상술한 것과 같이, 본 발명에 따르면 간단한 레이아웃의 변경으로 입/출력 회로의 정전 방전 보호 특성 및 안정성을 향상시킴으로써, 우수한 정전 방전 보호 특성 및 높은 안정성을 가질 수 있는 반도체 장치의 정전 방전 보호 소자를 제공할 수 있다.

Claims (8)

  1. 입/출력 패드와 연결된 적어도 하나 이상의 입력 버퍼용 PMOS 트랜지스터 및 출력 버퍼용 NMOS 트랜지스터;
    상기 입력 버퍼용 PMOS 트랜지스터와 나란하게 형성되면서, 전원단과 연결된 게이트 전극을 갖는 다수개로 이루어진 핑거 구조의 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터; 및
    상기 출력 버퍼용 NMOS 트랜지스터와 나란하게 형성되면서, 접지단과 연결된 게이트 전극을 갖는 다수개로 이루어진 핑거 구조의 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터를 포함하되, 상기 입/출력 버퍼 정전 방전 보호용 트랜지스터들의 게이트 전극의 길이가 상기 입/출력 버퍼용 트랜지스터들의 게이트 전극의 길이보다 짧은 것을 특징으로 하는 반도체 장치의 입/출력 회로 정전 방전 보호 소자.
  2. 제 1항에 있어서,
    상기 입/출력 버퍼 정전 방전 보호용 트랜지스터의 게이트 길이가 상기 입/출력 버퍼용 트랜지스터의 게이트 길이에 대해 80% 이하인 것을 특징으로 하는 반도체 장치의 입/출력 회로 정전 방전 보호 소자.
  3. 제 1항에 있어서,
    상기 입력 버퍼용 PMOS 트랜지스터 및 상기 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터는 하나의 활성 영역 상에 형성되는 것을 특징으로 하는 반도체 장치의 입/출력 회로 정전 방전 보호 소자.
  4. 제 1항에 있어서,
    상기 입력 버퍼용 PMOS 트랜지스터 및 상기 입력 버퍼 정전 방전 보호용 PMOS 트랜지스터는 N형 가드 링으로 둘러싸이는 것을 특징으로 하는 반도체 장치의 입/출력 회로 정전 방전 보호 소자.
  5. 제 4항에 있어서,
    상기 N형 가드 링은 P형 가드 링으로 더 둘러싸이는 것을 특징으로 하는 반도체 장치의 입/출력 회로 정전 방전 보호 소자.
  6. 제 1항에 있어서,
    상기 출력 버퍼용 NMOS 트랜지스터 및 상기 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터는 하나의 활성 영역 상에 형성되는 것을 특징으로 하는 반도체 장치의 입/출력 회로 정전 방전 보호 소자.
  7. 제 1항에 있어서,
    상기 출력 버퍼용 NMOS 트랜지스터 및 상기 출력 버퍼 정전 방전 보호용 NMOS 트랜지스터는 P형 가드 링으로 둘러싸이는 것을 특징으로 하는 반도체 장치의 입/출력 회로 정전 방전 보호 소자.
  8. 제 7항에 있어서,
    상기 P형 가드 링은 N형 가드 링으로 더 둘러싸이는 것을 특징으로 하는 반도체 장치의 입/출력 회로 정전 방전 보호 소자.
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* Cited by examiner, † Cited by third party
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CN102124561A (zh) * 2008-03-22 2011-07-13 Nxp股份有限公司 焊料隆起集成电路的esd网络
CN104836565A (zh) * 2014-02-11 2015-08-12 台湾类比科技股份有限公司 可快速切换栅极电位的输出缓冲器及静电防护电路

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