CN118039639A - 一种基于错位触发的可控硅保护器件 - Google Patents

Abstract

本发明提供一种基于错位触发的可控硅保护器件，包括至少一插指单元，每一插指单元包括：衬底以及形成于衬底的第一面的外延层；第一N型阱区和P型阱区，分别形成于外延层中；第一N+区和第一P+区，分别形成于第一N型阱区中，第一P+区与第一N+区电性连接并作为可控硅保护器件的阳极；第三N+区，形成于P型阱区中，第三N+区的电性输出端作为可控硅保护器件的阴极；第二N+区和第二P+区，形成于外延层中，第二P+区位于第一N型阱区远离P型阱区的一侧，第二P+区与第二N+区相接触。有益效果：通过将导通路径与触发路径分离，提高器件鲁棒性。

Description

一种基于错位触发的可控硅保护器件

技术领域

本发明涉及半导体技术领域，尤其涉及一种基于错位触发的可控硅保护器件。

背景技术

随着集成电路技术的飞速发展，电子产品迭代速度加快，数据传输接口如USB3.1、HDMI2.1和Type-C等低电压、超高速接口在消费电子、通讯设备以及计算机周边等领域得到了广泛应用。这类接口的普及不仅提升了数据传输效率，但也对集成电路及其对外接口的抗静电放电（Electrostatic Discharge，ESD）能力提出了更高的要求。鉴于静电放电事件可能对敏感集成电路造成永久性损害，电子产品在设计之初就必须确保其芯片和接口电路具有足够的ESD防护级别。

可控硅（Silicon-Controlled Rectifier，SCR）作为一种单位面积内具有出色鲁棒性、且寄生电容小的保护器件，日益受到业界青睐，被广泛应用于各种电子产品的ESD防护设计中。然而，传统的可控硅设计存在局限性，如图1所示的传统构造，在N型阱区30与P型阱区31的交界处增设了N+型掺杂区44和P+型掺杂区45，利用它们在较低电压下的齐纳击穿特性，提供触发可控硅器件结构所需的初始电流。然而，这种设计的缺点在于，N+型掺杂区44和P+型掺杂区45由于其重掺杂特性，在可控硅导通时不易实现有效的少子大注入，反而成为了传导电阻较高的瓶颈区域，从而演变成潜在的发热热点，导致在遭受ESD冲击时，重掺杂区域可能率先达到高温，进而影响整个器件的耐受能力和长期可靠性，降低可控硅器件的整体鲁棒性。

发明内容

为了解决以上技术问题，本发明提供了一种基于错位触发的可控硅保护器件。

本发明所解决的技术问题可以采用以下技术方案实现：一种基于错位触发的可控硅保护器件，包括至少一插指单元，每一所述插指单元包括：衬底以及形成于所述衬底的第一面的外延层；第一N型阱区和P型阱区，分别形成于所述外延层中；第一N+区和第一P+区，分别形成于所述第一N型阱区中，所述第一P+区与所述第一N+区电性连接并作为可控硅保护器件的阳极；第三N+区，形成于所述P型阱区中，所述第三N+区的电性输出端作为所述可控硅保护器件的阴极；第二N+区和第二P+区，形成于所述外延层中，所述第二P+区位于所述第一N型阱区远离所述P型阱区的一侧，所述第二P+区与所述第二N+区相接触。

优选地，所述插指单元包括一个，则所述插指单元还包括：第三P+区，形成于所述P型阱区中，且所述第三P+区与所述第二P+区电性连接；所述第二N+区形成于所述外延层内的所述第一N型阱区中。

优选地，所述衬底还包括背离于所述第一面的第二面；所述衬底的第二面与所述阴极电性连接或不电性连接。

优选地，所述外延层为P-型外延层或N-型外延层。

优选地，所述插指单元包括两个及以上，两个及以上的所述插指单元中前一个插指单元的所述第二P+区与后一个插指单元的所述P型阱区相接触；最后一个插指单元中去除所述第二N+区和所述第二P+区；则所述可控硅保护器件还包括：触发三极管，形成于所述外延层中，且所述触发三极管的输入端与阳极电性连接，所述触发三极管的触发输出端与第一个插指单元的P型阱区相接触。

优选地，所述触发三极管包括：第二N型阱区、第四N+区和第四P+区，分别形成于所述外延层中，所述第四N+区的一端与所述第二N型阱区相接触，所述第四N+区的另一端与所述第四P+区相接触，且所述第四P+区作为所述触发三极管的触发输出端；第五N+区，形成于所述第二N型阱区中，所述第五N+区作为所述触发三极管的输入端。

优选地，每一所述插指单元还包括：多个第五P+区，形成于所述第三N+区中，且所述多个第五P+区分别与所述阴极电性连接。

优选地，每一所述插指单元还包括：标准p阱，形成于所述P型阱区中，且所述标准p阱局部或全包围对应的所述第三N+区；标准n阱，形成于第一N型阱区中，且所述标准n阱局部或全包围对应的所述第一P+区。

优选地，每一所述插指单元还包括：控制栅区域，形成于所述P型阱区中，且所述控制栅区域局部或全包围对应的所述第三N+区。

优选地，所述控制栅区域与所述阴极电性连接；或者所述控制栅区域通过电阻与所述阴极电性连接。

本发明技术方案的优点或有益效果在于：本发明通过第二P+区与第二N+区相接触，同时第二P+区位于第一N型阱区远离P型阱区的一侧，将导通路径与触发路径分离，提高器件鲁棒性。

附图说明

图1为现有技术中，传统的可控硅设计构造图；

图2为本发明的较佳实施例1中，基于错位触发的可控硅保护器件的结构框图；

图3为本发明的较佳实施例1中，器件的IV特性曲线图；

图4为本发明的较佳实施例1中，5V电压下器件的电流密度示意图；

图5为本发明的较佳实施例1中，两种结构在承受相同瞬态脉冲下的热点示意图；

图6为本发明的较佳实施例2中，基于错位触发的可控硅保护器件的结构框图；

图7为本发明的较佳实施例2中，器件的IV特性曲线图；

图8为本发明的较佳实施例2中，两种结构在承受相同瞬态脉冲下的热点示意图；

图9为本发明的较佳实施例2中，切线上温度曲线图；

图10为本发明的较佳实施例3中，基于错位触发的可控硅保护器件的结构框图；

图11为本发明的较佳实施例4中，基于错位触发的可控硅保护器件的结构框图；

图12为本发明的较佳实施例5中，基于错位触发的可控硅保护器件的结构框图；

图13为本发明的较佳实施例6中，基于错位触发的可控硅保护器件的结构框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

实施例1

本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种基于错位触发的可控硅保护器件，如图2所示，插指单元10包括一个，插指单元10包括：衬底100以及形成于衬底100的第一面的外延层200；第一N型阱区300和P型阱区301，分别形成于外延层200中；第一N+区400、第一P+区401和第二N+区404，分别形成于第一N型阱区300中，第一P+区401与第一N+区400电性连接并作为可控硅保护器件的阳极；第三N+区402和第三P+区403，分别形成于P型阱区301中，第三N+区402的电性输出端作为可控硅保护器件的阴极；第二P+区405，形成于外延层200中，第二P+区405位于第一N型阱区300远离P型阱区301的一侧，第二P+区405与第二N+区404相接触，且第三P+区403与第二P+区405电性连接。

作为优选的实施方式，其中，衬底100还包括背离于第一面的第二面；衬底100的第二面与阴极不电性连接。

作为优选的实施方式，其中，外延层200为P-型外延层或N-型外延层。

本实施例中，外延层200作为本征外延层，可以采用轻掺杂的N型或P型外延材料制作而成，掺杂浓度范围优选为2E12/cm³至5E13/cm³。其中，第二P+区405为重掺杂区，掺杂浓度优选为1E19/cm³至3E20/cm³，以此增强触发效能。

本实施例中，第二N+区404作为N型掺杂区域，通过调整其掺杂浓度和长度，可以显著调控器件的整体开启电压。对于需求低开启电压的应用场合，第二N+区404的最优掺杂浓度范围为1E17/cm³至1E19/cm³，其长度优选为0.05μm至0.5μm之间，以实现理想的低电压启动。

第二P+区405可通过多样化的方式与第三P+区403实现电性连接，包括但不限于金属连接、阱连接以及错位连接等技术手段，本实施例图2以金属连接方式为例。

在本发明实施例1所设计的可控硅器件内部结构中，触发路径始于阳极，随后依次经过第一N+区400、第一N型阱区300、第二N+区404、第二P+区405、第三P+区403、P型阱区301，最后通过第三N+区402到达阴极，负责在适当条件下触发可控硅器件进入导通状态。导通路径是从阳极出发，经由第一P+区401、紧接着通过第一N型阱区300、外延层200、再经过P型阱区301，最终抵达第三N+区402并与阴极相连。通过将触发路径与导通路径分离，有效地防止了传统结构中因触发结位于主通流路径而导致的局部过热和性能退化问题，从而显著提升了可控硅器件的整体鲁棒性和稳定性。

本实施例基于5伏特（V）的工作电压应用场景下对比分析了参照如图1所示的传统可控硅与本实施例1所示的可控硅保护器件的性能差异。图3示出了传统可控硅、实施例1器件的IV特性曲线；图4示出了传统可控硅、实施例1器件的电流密度分布示意图；图5示出了传统可控硅、实施例1器件在同等瞬态脉冲作用下的热点分布情况。在传统可控硅设计中，由于触发结与主要通流路径重叠，导致在雪崩击穿后存在正反馈驱动效应，使得击穿电压与触发电压不一致（如图3所示），且在触发结区域出现了明显的电流热效应，图5所示的仿真数据显示，该区域最高温度可达664K。通过对比分析可知，相较于传统可控硅，本发明实施例1通对触发结构的布局进行优化，将第二N+区404和第二P+区405形成的重掺杂触发结区域布置于远离SCR导通路径的位置，使SCR的通流能力得到大幅增强，电流热效应显著减弱，仿真结果显示，本实施例1器件的热点最高温度降至546K，有效减少了 SCR 结构的部分退化问题。

本实施例1器件可以进行对称性设计，以实现单向高鲁棒性SCR防护器件，在不改变SCR原有触发电压的同时，增强器件的鲁棒性和通流能力。

实施例2

在相同的阳极至阴极间距条件下，面对瞬态信号的冲击，传统可控硅两端电极的电压为5.43V，而本发明实施例1器件两端电极的电压为4.46V。从图3和图4可以看出，在5伏特工作电压下，本发明实施例1器件结构中由于NPN三极管基区（即P型阱区301）的浮空效应导致的寄生电流泄漏，存在较高的漏电（较传统可控硅高一个数量级）。

为了解决实施例1存在的漏电流偏大的问题，本发明实施例2提供一种基于错位触发的可控硅保护器件，如图6所示，衬底100的第二面与阴极电性连接。

本实施例中，利用确定寄生NPN浮空基区电位的设计思想，通过包括但不限于：埋层技术、背面共晶技术或者直接短接的方式实现。本发明实施例2以将衬底100与阴极直接短接的方式为例，外延层200和衬底100之间形成有寄生电阻，通过该寄生电阻确定寄生NPN浮空基区电位，以有效地导出了反偏NPN三极管中的注入基区少子，从而显著减少器件的漏电流。

图7示出了传统可控硅、实施例2器件的IV特性曲线。可见，实施例2的触发电压与击穿电压之间的差距相较于传统可控硅有了明显缩小，在实际应用中，这一特性有助于提高器件在导通状态下的均匀性。

图8示出了传统可控硅、实施例1器件、实施例2器件在瞬态信号下的热分布情况。从图8中可以看出，本实施例2在瞬态信号作用下的热点温度相较于传统可控硅有所降低。

图9示出了传统可控硅、实施例1器件、实施例2器件随时间变化的切线上温度曲线。当施加瞬态信号时，本实施例2器件两端的电压为4.60V，相比于实施例1略有升高，但显著低于传统可控硅，这既证明了本实施例2器件在维持接近传统可控硅漏电水平的前提下，降低了热点温度，增强了器件的鲁棒性，并在一定程度上提升了器件的通流能力。

本实施例2器件也可以进行对称性设计，以实现单向低漏电SCR防护器件，在不改变SCR原有触发电压与漏电的同时，增强器件的鲁棒性和通流能力。

实施例3

本发明实施例提供一种基于错位触发的可控硅保护器件，如图10所示，插指单元包括两个及以上，每个插指单元包括：衬底100以及形成于衬底100的第一面的外延层200；第一N型阱区300和P型阱区301，分别形成于外延层200中；第一N+区400和第一P+区401，分别形成于第一N型阱区300中，第一P+区401与第一N+区400电性连接并作为可控硅保护器件的阳极；第三N+区402，形成于P型阱区301中，第三N+区402的电性输出端作为可控硅保护器件的阴极；第二N+区404和第二P+区405，形成于外延层200中，第二P+区405位于第一N型阱区300远离P型阱区301的一侧，第二P+区405与第二N+区404相接触。

作为优选的实施方式，其中，插指单元包括两个及以上，两个及以上的插指单元中前一个插指单元的第二P+区405与后一个插指单元的P型阱区301相接触；最后一个插指单元中去除第二N+区404和第二P+区405；则可控硅保护器件还包括：触发三极管，形成于外延层200中，且触发三极管的输入端与阳极电性连接，触发三极管的触发输出端与第一个插指单元的P型阱区301相接触。

作为优选的实施方式，其中，触发三极管包括：第二N型阱区302、第四N+区406和第四P+区407，分别形成于外延层200中，第四N+区406的一端与第二N型阱区302相接触，第四N+区406的另一端与第四P+区407相接触，且第四P+区407作为触发三极管的触发输出端；第五N+区408，形成于第二N型阱区302中，第五N+区408作为触发三极管的输入端。

具体的，针对实施例2器件中存在互联重叠的问题，本实施例3在实施例2的基础上，基于高面积利用率的插指结构，使错位触发设计得以通过一层金属实现。通过将触发路径与导通路径分开，本实施例3器件延续了实施例2中的错位触发设计理念。具体操作上，本实施例3采用了一系列重复排列的插指单元，其中，前一个插指单元的触发结（第二N+区404和第二P+区405的PN结）将用于提高紧邻的后一个插指单元中的P型阱区301的电位，进而促进该插指单元内部阳极与阴极之间的导通路径的顺利开启。

对于第一个插指单元，由于其位置特殊性，为确保其SCR导通路径同样能够被有效触发，本实施例3特别设计了一条额外的触发三极管，该触发三极管直接与阳极相连，从而确保了第一个插指单元的阴极部分在接收到触发信号时，其内部的SCR导通路径能够及时并正确地导通。

本实施例3能够在维持接近传统可控硅漏电水平、降低热点温度、增强器件鲁棒性和通流能力的前提下，解决器件互联重叠的问题。

实施例4

本发明实施例提供一种基于错位触发的可控硅保护器件，如图11所示，每个插指单元还包括：多个第五P+区409，形成于第三N+区402中，且多个第五P+区409分别与阴极电性连接。

具体的，针对PW浮空引起的较大漏电流问题以及实际应用中常常需要将两个可控硅（SCR）单元背靠背串联的需求，本实施例在实施例3的基础上，通过在重复的插指单元中的第三N+区402中引入了第五P+区409。

进一步的，第五P+区409设置为多个，其具体设置数量可根据实际需要设置。本发明实施例4以设置4个第五P+区409为例，4个第五P+区409在SCR插指方向的垂直方向上分布，并且这些第五P+区409均与阴极进行电性连接。通过在第三N+区402中进行P+型掺杂注入并直接与阴极短接，一方面，能够有效地锁定PW电压，从而降低器件整体的漏电流水平；另一方面，在背靠背串联的SCR结构中，这些第五P+区409类似于传统可控硅中的降容二极管的P侧。

相比于传统可控硅为了避免各指条间互相干扰而预留的隔离空间，本实施例4器件中，通过内嵌第五P+区409的设计，阴极无需再独立设计P+指条，能够缩短各个SCR插指之间的间距，大幅度提高了器件的面积利用率，还使得单对插指占用的总面积减少了约20%。

本实施例4器件在不影响性能的前提下，既有效解决了漏电问题，又显著提高了空间利用率。

实施例5

本发明实施例提供一种基于错位触发的可控硅保护器件，如图12所示，每个插指单元还包括：标准p阱SDPW（Super Deep P-Well），形成于P型阱区301中，且标准p阱SDPW局部或全包围对应的第三N+区；标准n阱SDNW（Super Deep N-Well），形成于第一N型阱区300中，且标准n阱SDNW局部或全包围对应的第一P+区。

具体的，本实施例5在导通路径上增加标准p阱SDPW与标准n阱SDNW，标准p阱SDPW局部或全包围对应的第三N+区402，标准n阱SDNW局部或全包围对应的第一P+区401。

本实施例5以标准p阱SDPW局部包围对应的第三N+区402、标准n阱SDNW局部包围对应的第一P+区401为例，具体来说，标准p阱SDPW的一端与第三N+区402远离触发三极管的一侧相接触，标准p阱SDPW的另一端与P型阱区的一侧相接触；标准n阱SDNW的一端与第一N型阱区300的靠近P型阱区的一侧相接触，标准n阱SDNW的另一端与第一P+区401相接触。

本实施例5器件基于少子大注入效应的工作原理，其在开启泄放电流时开启电流的大小由SCR路径上三极管基区（即P型阱区301）的多子浓度决定，多子浓度越高，则开启时需要注入的少子越多，从而开启电流越大，动态电阻越低。

本实施例5器件根据错位触发原理，将触发路径与导通路径有效地隔离开来，即使提高触发路径上基区的多子浓度，也不会影响触发路径上器件的正常开启行为。这种独特的结构设计能够有效提升器件在导通状态下的维持电流水平，从而显著增强器件抵抗闩锁效应的能力，提高整体的可靠性与稳定性。

实施例6

本发明实施例提供一种基于错位触发的可控硅保护器件，如图13所示，每个插指单元还包括：控制栅区域GATE，形成于P型阱区301中，且控制栅区域GATE局部或全包围对应的第三N+区402。

作为优选的实施方式，其中，控制栅区域GATE与阴极电性连接；或者控制栅区域GATE通过电阻Rg与阴极电性连接。

具体的，在标准的BCD（Bipolar-CMOS-DMOS）工艺平台上，可以在P型阱区301内增加一个与阴极直接相连的控制栅区域GATE，该区域可以是局部覆盖或全包围的形式。控制栅区域GATE可直接与阴极电性连接，或者通过一个电阻Rg与阴极进行电性耦合。

本实施例7以控制栅区域GATE局部包围对应的第三N+区402为例，具体来说，控制栅区域GATE的一端与第三N+区402远离触发三极管的一侧相接触，控制栅区域GATE的另一端贴合于P型阱区的边缘。

本实施例7中，由第三N+区402、P型阱区301和外延层200组成的N型区域实质上构成了一个NMOS结构。在阳极连接高电平时，该NMOS结构表现为GGNMOS（Gate-Driven NMOS）关闭状态，确保电流正常通过SCR导通通路进行工作。而在阴极连接高电平时，NMOS结构则转变为GDNMOS（Gate-Down NMOS）开启状态，从而使器件实现反向导通的功能。

本发明实施例6的这种设计可以作为经典双SCR背靠背结构防护器件中的一个SCR插指单元，不仅保证了较低的电容值，同时还确保了SCR的基本功能得以有效实现。

此外，在采用低压薄栅工艺实现此结构时，通过在栅极与阴极之间串联一个栅极电阻，能够对薄栅氧化层起到有效的保护作用，防止在静电放电（ElectrostaticOverstress，EOS）等极端条件下，栅氧化层受到过早损坏，从而提高了器件的可靠性与耐用性。

采用上述技术方案的优点或有益效果在于：本发明通过将导通路径与触发路径分离，提高器件鲁棒性。

以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种基于错位触发的可控硅保护器件，其特征在于，包括至少一插指单元，每一所述插指单元包括：衬底以及形成于所述衬底的第一面的外延层；第一N型阱区和P型阱区，分别形成于所述外延层中；第一N+区和第一P+区，分别形成于所述第一N型阱区中，所述第一P+区与所述第一N+区电性连接并作为可控硅保护器件的阳极；第三N+区，形成于所述P型阱区中，所述第三N+区的电性输出端作为所述可控硅保护器件的阴极；第二N+区和第二P+区，形成于所述外延层中，所述第二P+区位于所述第一N型阱区远离所述P型阱区的一侧，所述第二P+区与所述第二N+区相接触。

2.根据权利要求1所述的基于错位触发的可控硅保护器件，其特征在于，所述插指单元包括一个，则所述插指单元还包括：第三P+区，形成于所述P型阱区中，且所述第三P+区与所述第二P+区电性连接；所述第二N+区形成于所述外延层内的所述第一N型阱区中。

3.根据权利要求1所述的基于错位触发的可控硅保护器件，其特征在于，所述衬底还包括背离于所述第一面的第二面；所述衬底的第二面与所述阴极电性连接或不电性连接。

4.根据权利要求1所述的基于错位触发的可控硅保护器件，其特征在于，所述外延层为P-型外延层或N-型外延层。

5.根据权利要求1所述的基于错位触发的可控硅保护器件，其特征在于，所述插指单元包括两个及以上，两个及以上的所述插指单元中前一个插指单元的所述第二P+区与后一个插指单元的所述P型阱区相接触；最后一个插指单元中去除所述第二N+区和所述第二P+区；则所述可控硅保护器件还包括：触发三极管，形成于所述外延层中，且所述触发三极管的输入端与阳极电性连接，所述触发三极管的触发输出端与第一个插指单元的P型阱区相接触。

6.根据权利要求5所述的基于错位触发的可控硅保护器件，其特征在于，所述触发三极管包括：第二N型阱区、第四N+区和第四P+区，分别形成于所述外延层中，所述第四N+区的一端与所述第二N型阱区相接触，所述第四N+区的另一端与所述第四P+区相接触，且所述第四P+区作为所述触发三极管的触发输出端；第五N+区，形成于所述第二N型阱区中，所述第五N+区作为所述触发三极管的输入端。

7.根据权利要求5所述的基于错位触发的可控硅保护器件，其特征在于，每一所述插指单元还包括：多个第五P+区，形成于所述第三N+区中，且所述多个第五P+区分别与所述阴极电性连接。

8.根据权利要求5所述的基于错位触发的可控硅保护器件，其特征在于，每一所述插指单元还包括：标准p阱，形成于所述P型阱区中，且所述标准p阱局部或全包围对应的所述第三N+区；标准n阱，形成于第一N型阱区中，且所述标准n阱局部或全包围对应的所述第一P+区。

9.根据权利要求5所述的基于错位触发的可控硅保护器件，其特征在于，每一所述插指单元还包括：控制栅区域，形成于所述P型阱区中，且所述控制栅区域局部或全包围对应的所述第三N+区。

10.根据权利要求9所述的基于错位触发的可控硅保护器件，其特征在于，所述控制栅区域与所述阴极电性连接；或者所述控制栅区域通过电阻与所述阴极电性连接。