CN117133770A - 静电放电保护结构、形成方法及其工作方法 - Google Patents
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Abstract
一种静电放电保护结构、形成方法及其工作方法，其中结构包括：衬底；位于衬底内的第一阱区，第一阱区内具有第一离子；位于第一阱区内的第一掺杂区，第一掺杂区内具有第二离子；位于第一阱区内的第二掺杂区，第二掺杂区内具有第三离子；与第二掺杂区电连接的金属板。当待保护器件中积累的为正电荷时，则通过第一阱区和第一掺杂区形成正向偏置PN结，以保证能将积累的正电荷快速的导出；当待保护器件中积累的为负电荷时，则通过第一阱区和第一掺杂区形成反向偏置PN结，以保证能将积累的反电荷快速的导出。在进行待保护器件的测试时，在金属板上施加阻断电压，阻断电压大于待保护器件的测试电压，以阻断PN结的导通，保证待保护器件的测试真实准确性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种静电放电保护结构、形成方法及其工作方法。
背景技术
集成电路容易受到静电的破坏，一般在电路的输入输出端或电源保护装置会设计保护电路，以防止内部电路因受到静电而受损坏。
在现有的集成电路设计中，常采用静电放电(ESD，Electrostatic Discharge)保护结构以减少静电破坏。
然而，现有的静电放电保护结构仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种静电放电保护结构、形成方法及其工作方法，以提升静电放电效果。
为解决上述问题，本发明提供一种静电放电保护结构，包括：衬底；位于所述衬底内的第一阱区，所述第一阱区内具有第一离子；位于所述第一阱区内的第一掺杂区，所述第一掺杂区内具有第二离子，所述第一阱区暴露出所述第一掺杂区的顶部表面，且所述第二离子与所述第一离子的电学类型不同；位于所述第一阱区内的第二掺杂区，所述第二掺杂区内具有第三离子，所述第一阱区暴露出所述第二掺杂区的顶部表面，且所述第三离子与所述第一离子的电学类型相同；与所述第二掺杂区电连接的金属板。
可选的，所述第一掺杂区内的所述第二离子的浓度高于所述第一阱区内所述第一离子的浓度。
可选的，所述第一掺杂区内所述第二离子的浓度大于1E15atoms/cm3。
可选的，所述第二掺杂区内的所述第三离子的浓度高于所述第一阱区内所述第一离子的浓度。
可选的，所述第二掺杂区内所述第三离子的浓度大于1E15atoms/cm3。
可选的，所述金属板的材料包括：铝。
可选的，所述第一离子包括N型离子，所述第二离子包括P型离子，所述第三离子包括N型离子；或所述第一离子包括P型离子，所述第二离子包括N型离子，所述第三离子包括P型离子。
相应的，本发明技术方案中还提供一种静电放电保护结构的形成方法，包括：提供衬底；在所述衬底内形成第一阱区，所述第一阱区内具有第一离子；在所述第一阱区内形成第一掺杂区，所述第一掺杂区内具有第二离子，所述第一阱区暴露出所述第一掺杂区的顶部表面，且所述第二离子与所述第一离子的电学类型不同；在所述第一阱区内形成第二掺杂区，所述第二掺杂区内具有第三离子，所述第一阱区暴露出所述第二掺杂区的顶部表面，且所述第三离子与所述第一离子的电学类型相同；形成金属板，所述金属板与所述第二掺杂区电连接。
可选的，所述第一掺杂区内的所述第二离子的浓度高于所述第一阱区内所述第一离子的浓度。
可选的，所述第一掺杂区内所述第二离子的浓度大于1E15atoms/cm3。
可选的，所述第二掺杂区内的所述第三离子的浓度高于所述第一阱区内所述第一离子的浓度。
可选的，所述第二掺杂区内所述第三离子的浓度大于1E15atoms/cm3。
可选的，所述金属板的材料包括：铝。
可选的，所述第一离子包括N型离子，所述第二离子包括P型离子，所述第三离子包括N型离子；或所述第一离子包括P型离子，所述第二离子包括N型离子，所述第三离子包括P型离子。
相应的，本发明技术方案中还提供一种静电放电保护结构的工作方法，包括：提供待保护器件，所述待保护器件包括栅极结构；提供如上述所述的静电放电保护结构；将所述栅极结构与所述第一掺杂区电连接；在所述栅极结构上施加测试电压，且在所述金属板上施加阻断电压，以对所述待保护器件进行电性检测，所述阻断电压大于所述测试电压。
可选的，当所述待保护器件为NMOS晶体管，且所述栅极结构积累的电荷为正电荷时，所述第一离子采用N型离子，所述第二离子采用P型离子，所述第三离子采用N型离子。
可选的，当所述待保护器件为PMOS晶体管，且所述栅极结构积累的电荷为正电荷时，所述第一离子采用N型离子，所述第二离子采用P型离子，所述第三离子采用N型离子。
可选的，当所述待保护器件为NMOS晶体管，且所述栅极结构积累的电荷为负电荷时，所述第一离子采用P型离子，所述第二离子采用N型离子，所述第三离子采用P型离子。
可选的，当所述待保护器件为PMOS晶体管，且所述栅极结构积累的电荷为负电荷时，所述第一离子采用P型离子，所述第二离子采用N型离子，所述第三离子采用P型离子。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明技术方案的静电放电保护结构中，当待保护器件中积累的为正电荷时，则通过所述第一阱区和所述第一掺杂区形成正向偏置PN结，以保证能将积累的正电荷快速的导出；当待保护器件中积累的为负电荷时，则通过所述第一阱区和所述第一掺杂区形成反向偏置PN结，以保证能将积累的反电荷快速的导出。在进行待保护器件的测试时，通过在所述金属板上施加阻断电压，且阻断电压大于所述待保护器件的测试电压，以阻断PN结的导通，保证待保护器件的测试真实准确性。
进一步，所述第一掺杂区内的所述第二离子的浓度高于所述第一阱区内所述第一离子的浓度。通过将所述第一掺杂区内形成高浓度的第二离子，目的在于后续与待保护器件电性连接时，避免所述第一掺杂区上连接的金属与所述第一掺杂区之间为肖特基接触，而是形成电阻接触。
进一步，所述第二掺杂区内的所述第三离子的浓度高于所述第一阱区内所述第一离子的浓度。通过将所述第二掺杂区内形成高浓度的第三离子，目的在于后续与金属板电性连接时，避免所述第二掺杂区上连接的金属与所述第二掺杂区之间为肖特基接触，而是形成电阻接触。
在本发明技术方案的静电放电保护结构的形成方法中，当待保护器件中积累的为正电荷时，则通过所述第一阱区和所述第一掺杂区形成正向偏置PN结，以保证能将积累的正电荷快速的导出；当待保护器件中积累的为负电荷时，则通过所述第一阱区和所述第一掺杂区形成反向偏置PN结，以保证能将积累的反电荷快速的导出。在进行待保护器件的测试时，通过在所述金属板上施加阻断电压，且阻断电压大于所述待保护器件的测试电压，以阻断PN结的导通，保证待保护器件的测试真实准确性。
进一步，所述第一掺杂区内的所述第二离子的浓度高于所述第一阱区内所述第一离子的浓度。通过将所述第一掺杂区内形成高浓度的第二离子，目的在于后续与待保护器件电性连接时，避免所述第一掺杂区上连接的金属与所述第一掺杂区之间为肖特基接触，而是形成电阻接触。
进一步，所述第二掺杂区内的所述第三离子的浓度高于所述第一阱区内所述第一离子的浓度。通过将所述第二掺杂区内形成高浓度的第三离子，目的在于后续与金属板电性连接时，避免所述第二掺杂区上连接的金属与所述第二掺杂区之间为肖特基接触，而是形成电阻接触。
在本发明技术方案的静电放电保护结构的工作方法中，当待保护器件中积累的为正电荷时，则通过所述第一阱区和所述第一掺杂区形成正向偏置PN结，以保证能将积累的正电荷快速的导出；当待保护器件中积累的为负电荷时，则通过所述第一阱区和所述第一掺杂区形成反向偏置PN结，以保证能将积累的反电荷快速的导出。在进行待保护器件的测试时，通过在所述金属板上施加阻断电压，且阻断电压大于所述待保护器件的测试电压，以阻断PN结的导通，保证待保护器件的测试真实准确性。
附图说明
图1是反向偏置二极管保护电路与NMOS晶体管连接示意图；
图2是正向偏置二极管保护电路与NMOS晶体管连接示意图；
图3是栅接地的N型场效应晶体管保护电路与NMOS晶体管连接示意图；
图4至图8是本发明实施例静电放电保护结构的形成方法各步骤结构示意图；
图9是本发明一个实施例中静电放电保护结构与待保护器件的连接示意图；
图10是本发明另一个实施例中静电放电保护结构与待保护器件的连接示意图；
图11是本发明又一个实施例中静电放电保护结构与待保护器件的连接示意图；
图12是本发明又一个实施例中静电放电保护结构与待保护器件的连接示意图。
具体实施方式
正如背景技术所述，现有的静电放电保护结构仍存在诸多问题。以下将进行具体说明。
现有技术中静电放电保护结构包括：反向偏置二极管(Reverse biased diode)保护电路、正向偏置二极管(Forward biased diode)保护电路、以及栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路。
请参考图1，以NMOS晶体管为待保护器件，且NMOS晶体管的栅极结构积累的为正电荷为例，反向偏置二极管保护电路通常作为NMOS晶体管的静电放电保护结构，当积累电荷产生的电压高于PN结反偏击穿电压时，积累的电荷被导出，起到保护作用，但单位面积的电流密度较小，不能快速有效的放电。而且对于阈值电压较低的NMOS晶体管，如果PN结没有被反向击穿，则不能起到保护作用。如果用于保护PMOS晶体管，则在测试时无法施加负电压进行测试。
请参考图2，以NMOS晶体管为待保护器件，且NMOS晶体管的栅极结构积累的为正电荷为例，正反向偏置二极管保护电路通常作为PMOS晶体管的静电放电保护结构，只要栅极结构积累的有电荷，即可快速的通过正反向偏置二极管保护电路导出，如果PMOS晶体管在测试时无法施加负电压时，只要负压没有将PN结反向击穿，则可以正常进行。但无法满足NMOS晶体管栅极正电压的测试。
请参考图3，以NMOS晶体管为待保护器件，且NMOS晶体管的栅极结构积累的为正电荷为例，栅接地的N型场效应晶体管保护电路的工作机理为：由于MOS管上的功耗为通过的电流与压降的乘积，在一定ESD静电电流下，如果能降低MOS管上的压降，进而降低MOS管结温，达到保护MOS管的目的。栅接地的N型场效应晶体管保护电路作为ESD器件正向依靠寄生NPN BJT泄放ESD电流，NPN由漏极的N+有源区、P型衬底以及源极的N+有源区构成；反向泄放ESD电流的通路由PN二极管和栅源相接的NMOS二极管组成，PN二极管由P型衬底以及N+有源区构成。在全芯片的ESD网络中，当ESD时间来临时，栅接地的N型场效应晶体管保护电路正向和反向都有可能导通，这由潜在的ESD路径决定，ESD电流总会流向低阻路径。所以，在设计时需考虑栅接地的N型场效应晶体管保护电路的正向和反向ESD性能以保证集成电路的可靠性。栅接地的N型场效应晶体管保护电路作为BJT是一种击穿性(breakdown device)的工作机理，依靠漏极与衬底之间的雪崩击穿触发后形成低阻通路泄放ESD电流。栅接地的N型场效应晶体管保护电路相较于PN结，具有导通电流密度大的优点，且阈值电压Vt较低，但是对于阈值电压Vt更低的MOS晶体管，其保护能力依然不足。
在此基础上，本发明提供一种静电放电保护结构、形成方法及其工作方法，当待保护器件中积累的为正电荷时，则通过所述第一阱区和所述第一掺杂区形成正向偏置PN结，以保证能将积累的正电荷快速的导出；当待保护器件中积累的为负电荷时，则通过所述第一阱区和所述第一掺杂区形成反向偏置PN结，以保证能将积累的反电荷快速的导出。在进行待保护器件的测试时，通过在所述金属板上施加阻断电压，且阻断电压大于所述待保护器件的测试电压，以阻断PN结的导通，保证待保护器件的测试真实准确性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图4至图8是本发明实施例静电放电保护结构的形成方法各步骤结构示意图。
请参考图4，提供衬底100。
在本实施例中，所述衬底100的材料为硅；在其他实施例中，所述衬底的材料还可以为单晶锗、硅锗、碳化硅，也可以是绝缘体上硅(SOI)、绝缘体上锗(GOI)；或者衬底还可以为其它的材料，如砷化镓等三-五族化合物。
所述衬底100内具有掺杂离子，所述掺杂离子为N型离子或P型离子。
在本实施例中，所述衬底100内的所述掺杂离子为P型离子。
请参考图5，在所述衬底100内形成第一阱区101，所述第一阱区101内具有第一离子。
在本实施例中，所述第一离子为N型离子；在其他实施例中，所述第一离子还可以为P型离子。
需要说明的是，在本实施例中，所述第一阱区101通过注入所述第一离子形成，在注入所述第一离子的过程中所使用的光罩利用的是常规半导体制程中所采用的光罩，不需要额外制作新的光罩以供所述第一离子的注入使用。
请参考图6，在所述第一阱区101内形成第一掺杂区102，所述第一掺杂区102内具有第二离子，所述第一阱区101暴露出所述第一掺杂区102的顶部表面，且所述第二离子与所述第一离子的电学类型不同。
在本实施例中，所述第二离子为P型离子；在其他实施例中，当所述第一离子为P型离子时，所述第二离子为N型离子。
在本实施例中，所述第一掺杂区102内的所述第二离子的浓度高于所述第一阱区101内所述第一离子的浓度。通过将所述第一掺杂区102内形成高浓度的第二离子，目的在于后续与待保护器件电性连接时，避免所述第一掺杂区102上连接的金属与所述第一掺杂区102之间为肖特基接触，而是形成电阻接触。
在本实施例中，所述第一掺杂区102内所述第二离子的浓度大于1E15atoms/cm3。
需要说明的是，在本实施例中，所述第一掺杂区102通过注入所述第二离子形成，在注入所述第二离子的过程中所使用的光罩利用的是常规半导体制程中所采用的光罩，不需要额外制作新的光罩以供所述第二离子的注入使用。
请参考图7，在所述第一阱区101内形成第二掺杂区103，所述第二掺杂区103内具有第三离子，所述第一阱区101暴露出所述第二掺杂区103的顶部表面，且所述第三离子与所述第一离子的电学类型相同。
在本实施例中，所述第三离子为N型离子；在其他实施例中，当所述第一离子为P型离子时，所述第三离子为P型离子。
在本实施例中，所述第二掺杂区103内的所述第三离子的浓度高于所述第一阱区101内所述第一离子的浓度。通过将所述第二掺杂区103内形成高浓度的第三离子，目的在于后续与金属板电性连接时，避免所述第二掺杂区103上连接的金属与所述第二掺杂区之间为肖特基接触，而是形成电阻接触。
在本实施例中，所述第二掺杂区103内所述第三离子的浓度大于1E15atoms/cm3。
需要说明的是，在本实施例中，所述第二掺杂区103通过注入所述第三离子形成，在注入所述第三离子的过程中所使用的光罩利用的是常规半导体制程中所采用的光罩，不需要额外制作新的光罩以供所述第三离子的注入使用。
请参考图8，形成金属板104，所述金属板104与所述第二掺杂区103电连接。
当待保护器件中积累的为正电荷时，则通过所述第一阱区101和所述第一掺杂区102形成正向偏置PN结，以保证能将积累的正电荷快速的导出；当待保护器件中积累的为负电荷时，则通过所述第一阱区101和所述第一掺杂区102形成反向偏置PN结，以保证能将积累的反电荷快速的导出。在进行待保护器件的测试时，通过在所述金属板104上施加阻断电压，且阻断电压大于所述待保护器件的测试电压，以阻断PN结的导通，保证待保护器件的测试真实准确性。
需要说明的是，在本实施例中，所述第一掺杂区102与所述第一阱区101之间的交界面积大小S不限，根据保护电流的大小要求进行调整，可保护电流的大小Iprotect＝S×I单位面积。
在本实施例中，所述金属板104的材料采用铝。
需要说明的是，在本实施例中，所述金属板104与所述第二掺杂区103之间的电连接，通过常规的半导体制程中形成的若干导电层和若干导电插塞(未标示)实现。
相应的，本发明实施例中还提供了一种静电放电保护结构，请继续参考图8，包括：衬底100；位于所述衬底100内的第一阱区101，所述第一阱区101内具有第一离子；位于所述第一阱区101内的第一掺杂区102，所述第一掺杂区102内具有第二离子，所述第一阱区101暴露出所述第一掺杂区102的顶部表面，且所述第二离子与所述第一离子的电学类型不同；位于所述第一阱区101内的第二掺杂区103，所述第二掺杂区103内具有第三离子，所述第一阱区101暴露出所述第二掺杂区103的顶部表面，且所述第三离子与所述第一离子的电学类型相同；与所述第二掺杂区103电连接的金属板104。
当待保护器件中积累的为正电荷时，则通过所述第一阱区101和所述第一掺杂区102形成正向偏置PN结，以保证能将积累的正电荷快速的导出；当待保护器件中积累的为负电荷时，则通过所述第一阱区101和所述第一掺杂区102形成反向偏置PN结，以保证能将积累的反电荷快速的导出。在进行待保护器件的测试时，通过在所述金属板104上施加阻断电压，且阻断电压大于所述待保护器件的测试电压，以阻断PN结的导通，保证待保护器件的测试真实准确性。
需要说明的是，在本实施例中，所述第一掺杂区102与所述第一阱区101之间的交界面积大小S不限，根据保护电流的大小要求进行调整，可保护电流的大小Iprotect＝S×I单位面积。
在本实施例中，所述第一掺杂区102内的所述第二离子的浓度高于所述第一阱区101内所述第一离子的浓度。通过将所述第一掺杂区102内形成高浓度的第二离子，目的在于后续与待保护器件电性连接时，避免所述第一掺杂区102上连接的金属与所述第一掺杂区102之间为肖特基接触，而是形成电阻接触。
在本实施例中，所述第一掺杂区102内所述第二离子的浓度大于1E15atoms/cm3。
在本实施例中，所述第二掺杂区103内的所述第三离子的浓度高于所述第一阱区101内所述第一离子的浓度。通过将所述第二掺杂区103内形成高浓度的第三离子，目的在于后续与金属板104电性连接时，避免所述第二掺杂区103上连接的金属与所述第二掺杂区103之间为肖特基接触，而是形成电阻接触。
在本实施例中，所述第二掺杂区103内所述第三离子的浓度大于1E15atoms/cm3。
在本实施例中，所述金属板104的材料采用铝。
在本实施例中，所述第一离子采用N型离子，所述第二离子采用P型离子，所述第三离子采用N型离子。
在其他实施例中，所述第一离子可以采用P型离子，所述第二离子采用N型离子，所述第三离子采用P型离子。
图9是本发明一个实施例中静电放电保护结构与待保护器件的连接示意图；图10是本发明另一个实施例中静电放电保护结构与待保护器件的连接示意图；图11是本发明又一个实施例中静电放电保护结构与待保护器件的连接示意图；图12是本发明又一个实施例中静电放电保护结构与待保护器件的连接示意图。
相应的，本发明实施例中还提供一种静电放电保护结构的工作方法，包括：提供待保护器件200，所述待保护器件200包括栅极结构201；提供如上述所述的静电放电保护结构；将所述栅极结构201与所述第一掺杂区102电连接；在所述栅极结构201上施加测试电压，且在所述金属板104上施加阻断电压，以对所述待保护器件200进行电性检测，所述阻断电压大于所述测试电压。
需要说明的是，在本实施例中，当在进行半导体制程时，不在所述金属板104上施加电压。
请参考图9，在一个实施例中，所述待保护器件200为NMOS晶体管，且所述栅极结构201积累的电荷为正电荷时，则所述第一离子采用N型离子，所述第二离子采用P型离子，所述第三离子采用N型离子。
由于所述第一离子采用N型离子，所述第二离子采用P型离子，因此所述第一阱区101和所述第一掺杂区102之间形成一个正向偏置PN结，进而能够快速的将正电荷导出。当NMOS晶体管施加正向测试进行测试，即所述栅极结构201端施加正的测试电压，此时通过在所述金属板104上施加阻断电压，且所述阻断电压大于所述测试电压，以阻断PN结的导通，保证NMOS晶体管的测试真实准确性；当NMOS晶体管施加反向测试进行测试，即所述栅极结构201端施加负的测试电压，此时通过在所述金属板104上施加0伏的阻断电压，以阻断PN结的导通，保证NMOS晶体管的测试真实准确性。
请参考图10，在一个实施例中，所述待保护器件200为PMOS晶体管，且所述栅极结构201积累的电荷为正电荷时，所述第一离子采用N型离子，所述第二离子采用P型离子，所述第三离子采用N型离子。
由于所述第一离子采用N型离子，所述第二离子采用P型离子，因此所述第一阱区101和所述第一掺杂区102之间形成一个正向偏置PN结，进而能够快速的将正电荷导出。当PMOS晶体管施加反向测试进行测试，即所述栅极结构201端施加负的测试电压，此时通过在所述金属板104上施加0伏的阻断电压，以阻断PN结的导通，保证PMOS晶体管的测试真实准确性；当PMOS晶体管施加正向测试进行测试，即所述栅极结构201端施加正的测试电压，此时通过在所述金属板104上施加阻断电压，且所述阻断电压大于所述测试电压，以阻断PN结的导通，保证NMOS晶体管的测试真实准确性。
请参考图11，在一个实施例中，所述待保护器件200为NMOS晶体管，且所述栅极结构201积累的电荷为负电荷时，所述第一离子采用P型离子，所述第二离子采用N型离子，所述第三离子采用P型离子。
由于所述第一离子采用P型离子，所述第二离子采用N型离子，因此所述第一阱区101和所述第一掺杂区102之间形成一个反向偏置PN结，进而能够快速的将负电荷导出。当NMOS晶体管施加正向测试进行测试，即所述栅极结构201端施加正的测试电压，此时通过在所述金属板104上施加阻断电压，且所述阻断电压大于所述测试电压，以阻断PN结的导通，保证NMOS晶体管的测试真实准确性；当NMOS晶体管施加反向测试进行测试，即所述栅极结构201端施加负的测试电压，此时通过在所述金属板104上施加0伏的阻断电压，以阻断PN结的导通，保证NMOS晶体管的测试真实准确性。
请参考图12，在一个实施例中，所述待保护器件200为PMOS晶体管，且所述栅极结构201积累的电荷为负电荷时，所述第一离子采用P型离子，所述第二离子采用N型离子，所述第三离子采用P型离子。
由于所述第一离子采用P型离子，所述第二离子采用N型离子，因此所述第一阱区101和所述第一掺杂区102之间形成一个反向偏置PN结，进而能够快速的将负电荷导出。当PMOS晶体管施加反向测试进行测试，即所述栅极结构201端施加负的测试电压，此时通过在所述金属板104上施加0伏的阻断电压，以阻断PN结的导通，保证PMOS晶体管的测试真实准确性；当PMOS晶体管施加正向测试进行测试，即所述栅极结构201端施加正的测试电压，此时通过在所述金属板104上施加阻断电压，且所述阻断电压大于所述测试电压，以阻断PN结的导通，保证NMOS晶体管的测试真实准确性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种静电放电保护结构，其特征在于，包括：
衬底；
位于所述衬底内的第一阱区，所述第一阱区内具有第一离子；
位于所述第一阱区内的第一掺杂区，所述第一掺杂区内具有第二离子，所述第一阱区暴露出所述第一掺杂区的顶部表面，且所述第二离子与所述第一离子的电学类型不同；
位于所述第一阱区内的第二掺杂区，所述第二掺杂区内具有第三离子，所述第一阱区暴露出所述第二掺杂区的顶部表面，且所述第三离子与所述第一离子的电学类型相同；
与所述第二掺杂区电连接的金属板。
2.如权利要求1所述的静电放电保护结构，其特征在于，所述第一掺杂区内的所述第二离子的浓度高于所述第一阱区内所述第一离子的浓度。
3.如权利要求2所述的静电放电保护结构，其特征在于，所述第一掺杂区内所述第二离子的浓度大于1E15atoms/cm3。
4.如权利要求1所述的静电放电保护结构，其特征在于，所述第二掺杂区内的所述第三离子的浓度高于所述第一阱区内所述第一离子的浓度。
5.如权利要求4所述的静电放电保护结构，其特征在于，所述第二掺杂区内所述第三离子的浓度大于1E15atoms/cm3。
6.如权利要求1所述的静电放电保护结构，其特征在于，所述金属板的材料包括：铝。
7.如权利要求1所述的静电放电保护结构，其特征在于，所述第一离子包括N型离子，所述第二离子包括P型离子，所述第三离子包括N型离子；或所述第一离子包括P型离子，所述第二离子包括N型离子，所述第三离子包括P型离子。
8.一种静电放电保护结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底内形成第一阱区，所述第一阱区内具有第一离子；
在所述第一阱区内形成第一掺杂区，所述第一掺杂区内具有第二离子，所述第一阱区暴露出所述第一掺杂区的顶部表面，且所述第二离子与所述第一离子的电学类型不同；
在所述第一阱区内形成第二掺杂区，所述第二掺杂区内具有第三离子，所述第一阱区暴露出所述第二掺杂区的顶部表面，且所述第三离子与所述第一离子的电学类型相同；
形成金属板，所述金属板与所述第二掺杂区电连接。
9.如权利要求8所述的静电放电保护结构的形成方法，其特征在于，所述第一掺杂区内的所述第二离子的浓度高于所述第一阱区内所述第一离子的浓度。
10.如权利要求9所述的静电放电保护结构的形成方法，其特征在于，所述第一掺杂区内所述第二离子的浓度大于1E15atoms/cm3。
11.如权利要求8所述的静电放电保护结构的形成方法，其特征在于，所述第二掺杂区内的所述第三离子的浓度高于所述第一阱区内所述第一离子的浓度。
12.如权利要求10所述的静电放电保护结构的形成方法，其特征在于，所述第二掺杂区内所述第三离子的浓度大于1E15atoms/cm3。
13.如权利要求8所述的静电放电保护结构的形成方法，其特征在于，所述金属板的材料包括：铝。
14.如权利要求8所述的静电放电保护结构的形成方法，其特征在于，所述第一离子包括N型离子，所述第二离子包括P型离子，所述第三离子包括N型离子；或所述第一离子包括P型离子，所述第二离子包括N型离子，所述第三离子包括P型离子。
15.一种静电放电保护结构的工作方法，其特征在于，包括：
提供待保护器件，所述待保护器件包括栅极结构；
提供如权利要求1至7任一项所述的静电放电保护结构；
将所述栅极结构与所述第一掺杂区电连接；
在所述栅极结构上施加测试电压，且在所述金属板上施加阻断电压，以对所述待保护器件进行电性检测，所述阻断电压大于所述测试电压。
16.如权利要求15所述的静电放电保护结构的工作方法，其特征在于，当所述待保护器件为NMOS晶体管，且所述栅极结构积累的电荷为正电荷时，所述第一离子采用N型离子，所述第二离子采用P型离子，所述第三离子采用N型离子。
17.如权利要求15所述的静电放电保护结构的工作方法，其特征在于，当所述待保护器件为PMOS晶体管，且所述栅极结构积累的电荷为正电荷时，所述第一离子采用N型离子，所述第二离子采用P型离子，所述第三离子采用N型离子。
18.如权利要求15所述的静电放电保护结构的工作方法，其特征在于，当所述待保护器件为NMOS晶体管，且所述栅极结构积累的电荷为负电荷时，所述第一离子采用P型离子，所述第二离子采用N型离子，所述第三离子采用P型离子。
19.如权利要求15所述的静电放电保护结构的工作方法，其特征在于，当所述待保护器件为PMOS晶体管，且所述栅极结构积累的电荷为负电荷时，所述第一离子采用P型离子，所述第二离子采用N型离子，所述第三离子采用P型离子。
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