KR20000017536A - 반도체 집적회로의 정전기 보호장치, 그의 제조방법 및 그를사용한 정전기 보호회로 - Google Patents
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Abstract
본 발명에 따른 정전기 보호장치는 반도체 집적회로의 입력 또는 출력에 제공되어 반도체 집적회로의 내부 또는 외부에서 유입하는 정전기 서지로부터 반도체 집적회로의 내부 회로를 보호한다. 정전기 보호장치는, 사이리스터; 및 저전압으로 사이리스터를 트리거하는 트리거 다이오드를 포함한다. 트리거 다이오드는 : n형 캐소드 고농도 불순물 영역; p형 애노드 고농도 불순물 영역; 및 n형 캐소드 고농도 불순물 영역에 형성된 실리사이드층을 p형 애노드 고농도 불순물 영역의 표면에 형성된 다른 실리사이드층으로부터 전기적으로 절연하는 절연 수단을 포함한다.
Description
본 발명은, 반도체 집적회로에 있어서 외부에서 유입하는 정전기(정전기 방전현상)로부터 반도체 집적회로를 보호하기 위해 반도체 집적회로에 사용되는 정전기 보호장치에 관한 것이다. 또한, 본 발명은 이와 같은 정전기 보호장치의 제조방법 및 이 정전기 보호장치를 사용하는 정전기 보호회로에 관한 것이다.
반도체 집적회로에서 문제로 되는 정전기 방전은, 반도체 집적회로의 취급시에, 대전한 인체나 기계장치 등으로부터 정전기가 반도체 집적회로에 유입하거나, 마찰 등으로 반도체 집적회로 자체가 대전하여, 외부의 도체에 정전기를 방출하는 현상이다. 정전기방전현상에 의해, 순간적으로 정전기가 반도체 집적회로에 유입하거나 또는 반도체 집적회로로부터 유출되기 때문에, 반도체 집적회로장치의 내부에 과대한 전류가 흘러, 과전류에 의해 과대한 전압이 내부회로에 인가된다. 이에 따라, 접합파괴, 배선 용단, 산화막 절연파괴 등이 발생하여 반도체 집적회로가 파괴된다.
정전기 방전현상에 의해 반도체 집적회로가 파괴되는 것을 방지하기 위해, 일반적으로, 반도체 집적회로의 외부단자와 내부회로 사이에 정전기 보호장치가 제공되어, 정전기의 바이패스 회로를 형성한다. 이러한 정전기 보호장치는 반도체 집적회로를 형성하는 제조공정시에 형성된다. 반도체 집적회로의 제조비용을 증가시키지 않기 위해, 반도체 집적회로의 제조공정 이외의 특별한 제조공정을 부가하지 않고 정전기 보호장치를 제공하는 것이 바람직하다.
공통으로 채용되는 정전기 보호장치는, 확산저항 및 폴리실리콘저항과 같이 반도체 집적회로의 내부를 과도적으로 흐르는 전류를 제한하는 전류제한소자를 포함한다. 다른 보호회로는, 다이오드, 사이리스터, MOS 트랜지스터 및 바이폴라 트랜지스터와 같이 내부회로에 인가되는 전압을 억제하기 위한 전압클램프 소자를 포함한다.
전류 클램프소자로서의 사이리스터는, 과대한 방전전류를 발생할 수 있다. 그러나, 사이리스터가 ON상태로 되는 트리거전압은 예컨대, 25V∼40V의 고전압이기 때문에, 사이리스터의 동작전에 반도체 집적회로가 파괴되기 쉬우며, 이 점에서, 사이리스터는 트리거전압을 저전압화하도록 조정되고 있다.
도24는 종래 정전기 보호장치의 단면도로서, 특히 저전압으로 트리거될 수 있는 사이리스터의 일례를 도시했다(일본국 특허번호 제2505652호).
도24를 참조하면, p형기판(1)에 n형 불순물확산층으로서 형성되는 n형웰(2)이 형성되어 있다. n형웰(2)에는, p형 애노드 고농도 불순물영역(4)과 n형 애노드게이트 고농도 불순물영역(5)이 형성되어 있다. n형웰(2)과 p형기판(1)의 경계에는, p형 고농도 불순물영역(55)이 형성되어 있어, p형 고농도 불순물영역(55)의 일부는 n형웰(2)에 포위되고 그의 다른 부분은 p형기판(1)에 둘러싸이도록 되어 있다. n형웰(2)로부터 떨어진 p형기판(1)의 다른 영역에는, n형 캐소드 고농도 불순물영역(6)과 p형 캐소드게이트 고농도 불순물영역(7)이 형성되어 있다. p형 애노드 고농도 불순물영역(4)과 n형 애노드게이트 고농도 불순물영역(5)은 콘택트(16)와 금속(18)을 개재하여 애노드단자(36)에 접속되어 있다. n형 캐소드 고농도 불순물영역(6)과 p형 캐소드게이트 고농도 불순물영역(7)은 콘택트(16)와 다른 금속(53)을 개재하여 캐소드단자(54)에 접속되어 있다.
도25를 참조하면, 도24에 도시한 저전압 사이리스터는 반도체 집적회로의 전원공급선(52)과 기준전압선(45)간에 배치된다. 정전기 보호장치(56)의 애노드단자(36)는 전원공급선(52)에 접속되고, 정전기 보호장치(56)의 캐소드단자(54)는 기준전압선(45)에 접속된다. 정전기 방전에 의한 과전압이 전원공급선(52)에 인가되어, 정전기 방전이 정전기 보호장치(56)내의 사이리스터의 트리거전압에 달하면, 사이리스터는 ON상태로 되어, 저저항경로가 전원공급선(52)과 기준전압선(45) 사이에 형성된다. 이 저저항경로에 의해, 전원공급단자(51)로부터 장치내로 유입하는 정전기를 기준전압단자(44)로 바이패스시켜, 전원공급선(52)과 기준전압선(45)에 접속된 반도체 집적회로(57)의 파괴를 방지한다.
p형 고농도 불순물영역(55)이 형성되어 있지 않은 경우, 사이리스터의 트리거전압은 p형기판(1)과 n형웰(2)간의 브레이크다운 전압으로 결정하며, 일반적인 CMOS 반도체 집적회로의 제조공정에서는, 트리거 전압은 25V 내지 40V의 고전압으로 된다. 이러한 고전압에서는, 사이리스터가 ON상태가 되기 전에 반도체 집적회로(57)의 내부회로가 파괴되어 버린다. 도24에 도시한 사이리스터의 트리거전압은, p형 고농도 불순물영역(55)과 n형웰(2)간의 브레이크다운 전압에 의해 결정되며, p형 고농도 불순물영역(55)의 존재로 의해, 브레이크다운 전압은 p형기판(1)과 n형웰(2)간의 브레이크다운 전압보다 낮게 할 수 있다.
반도체 집적회로의 최소 가공치수가 미세하게 되고, 집적회로의 고속동작이 요망됨에 따라, M0S 트랜지스터의 소스/드레인확산저항이나 게이트배선저항을 저감하기 위해, 살리사이드공정(자기정합실리사이드)이 사용되고 있다. 살리사이드공정에서는, 저저항화하는 실리콘기판 표면 및 폴리실리콘표면을 우선적으로 노출시키고, 그 위에 티탄이나 코발트 등의 고융점금속을 퇴적한 후, 열처리를 행함으로써, 실리콘과 고융점금속의 합금(실리사이드)를 형성한다.
CM0S 프로세스에서의 살리사이드공정에서, MOS 트랜지스터의 게이트산화막 또는 소자분리절연체로 피복되지 않은 실리콘표면은 실리사이드층이 형성된다. 도20의 저전압으로 트리거되는 사이리스터에 있어서, (트리거될) p형 고농도 불순물영역(55)과 n형웰(2)의 실리콘표면은 실리사이드층이 형성된다. 이에 따라, p형 고농도 불순물영역(55)과 n형웰(2)은 서로 전기적으로 단락하게 되어, p형 고농도 불순물영역(55)과 n형웰(2) 사이에 브레이크다운이 발생하지 않는 문제가 있다. p형 고농도 불순물영역(55)과 n형웰(2)이 전기적으로 단락함으로서, n형 애노드게이트 고농도 불순물영역(5), n형웰(2), p형 고농도 불순물영역(55), p형기판(1), p형 캐소드게이트 고농도 불순물영역(7)이 서로 단락하여, 애노드단자(36)와 캐소드단자(54)가 서로 단락하는 문제가 발생한다.
p형 고농도 불순물영역(55)과 n형웰(2)이 전기적으로 단락하는 것을 방지하는 수단으로서, 실리사이드공정 전에, 반도체 집적회로를 형성하는 공정과는 별도로, p형 고농도 불순물영역(55)과 n형웰(2)간의 pn 접합부의 실리콘표면상에 실리사이드화를 방해하는 절연체를 형성하는 방법이 있다. 그러나, 이 방법에서는, 반도체 집적회로의 공정에 새로운 공정이나 포토마스크를 적용하기 때문에, 반도체 집적회로의 제조비용이 상승하는 문제가 있다.
본 발명의 한 관점에 의한 정전기 보호장치는, 반도체 집적회로의 입력부 또는 출력부에 제공되어 상기 반도체 집적회로의 내부 또는 외부에서 유입하는 정전기 서지로부터 상기 반도체 집적회로의 내부회로를 보호한다. 상기 정전기 보호장치는, 사이리스터; 및 상기 사이리스터를 저전압으로 트리거하는 트리거 다이오드를 포함한다. 상기 트리거 다이오드는, n형 캐소드 고농도 불순물영역, p형 애노드 고농도 불순물영역, 및 상기 n형 캐소드 고농도 불순물영역의 표면에 형성되는 실리사이드층을 상기 p형 애노드 고농도 불순물영역의 표면에 형성되는 다른 실리사이드층으로부터 전기적으로 절연하는 절연부를 포함한다.
본 발명의 1 실시예에 있어서, 상기 절연부는, 상기 n형 캐소드 고농도 불순물영역과 p형 애노드 고농도 불순물영역 사이에 형성되어 상기 반도체 집적회로의 M0S 트랜지스터의 게이트를 제공하는 게이트산화막; 상기 게이트산화막 위에 패터닝된 폴리실리콘; 및 상기 게이트산화막의 측벽과 폴리실리콘의 측벽에 제공되어 상기 n형 캐소드 고농도 불순물영역의 표면에 형성되는 실리사이드층을 상기 p형 애노드 고농도 불순물영역의 표면에 형성되는 실리사이드층으로부터 전기적으로 절연하는 게이트측벽 절연체를 포함한다.
본 발명의 1 실시예에 있어서, 상기 정전기 보호장치는 p형 반도체기판에 형성되어 있고, 상기 n형 캐소드 고농도 불순물영역은 n형웰내에 형성되어 있다. 상기 p형 애노드 고농도 불순물영역의 일부는 n형웰에 포함되어 있고, 상기 p형 애노드 고농도 불순물영역의 다른 일부는 p형 반도체기판 또는 p형웰에 포함된다.
본 발명의 1 실시예에 있어서, 상기 정전기 보호장치는 p형 반도체기판에 형성되어 있고, 상기 p형 애노드 고농도 불순물영역은 p형 반도체기판 또는 p형웰내에 형성되어 있다. 상기 n형 캐소드 고농도 불순물영역의 일부는 n형웰에 포함되어 있고, 상기 n형 캐소드 고농도 불순물영역의 다른 일부는 p형 반도체기판 또는 p형웰에 포함되어 있다.
본 발명의 1 실시예에 있어서, 상기 정전기 보호장치는 n형 반도체기판에 형성되어 있고, 상기 n형 캐소드 고농도 불순물영역은 n형 반도체기판내에 형성되어 있다. 상기 p형 애노드 고농도 불순물영역의 일부는 p형웰에 포함되고 있고, 상기 p형 애노드 고농도 불순물영역의 다른 일부는 n형 반도체기판 또는 n형웰에 포함되어 있다.
본 발명의 1 실시예에 있어서, 상기 정전기 보호장치는 n형 반도체기판에 형성되어 있고, 상기 p형 애노드 고농도 불순물영역은 p형웰내에 형성되어 있다. 상기 n형 캐소드 고농도 불순물영역의 일부는 p형웰에 포함되고 있고, 상기 n형 캐소드 고농도 불순물영역의 다른 일부는 n형 반도체기판 또는 n형웰에 포함되어 있다.
본 발명의 1 실시예에 있어서, 상기 절연부는 상기 n형 캐소드 고농도 불순물영역과 p형 애노드 고농도 불순물영역 사이에 형성되어 상기 반도체 집적회로의 M0S 트랜지스터의 소자분리영역을 제공하는 소자분리절연체를 포함한다.
본 발명의 1 실시예에 있어서, 상기 정전기 보호장치는 p형 반도체기판에 형성되어 있고, 상기 n형 캐소드 고농도 불순물영역은 n형웰내에 형성되어 있다. 상기 p형 애노드 고농도 불순물영역의 일부는 n형웰에 포함되고 있고, 상기 p형 애노드 고농도 불순물영역의 다른 일부는 p형 반도체기판 또는 p형웰에 포함되어 있다.
본 발명의 1 실시예에 있어서, 상기 정전기 보호장치는 p형 반도체기판에 형성되어 있고, 상기 p형 애노드 고농도 불순물영역은 p형 반도체기판 또는 p형웰내에 형성되어 있다. 상기 n형 캐소드 고농도 불순물영역의 일부는 n형웰에 포함되어 있고, 상기 n형 캐소드 고농도 불순물영역의 다른 일부는 p형 반도체기판 또는 p형웰에 포함되어 있다.
본 발명의 1 실시예에 있어서, 상기 정전기 보호장치는 n형 반도체기판에 형성되어 있고, 상기 n형 캐소드 고농도 불순물영역은 n형 반도체기판내에 형성되어 있다. 상기 p형 애노드 고농도 불순물영역의 일부는 p형웰에 포함되어 있고, 상기 p형 애노드 고농도 불순물영역의 다른 일부는 n형 반도체기판 또는 n형웰에 포함되어 있다.
본 발명의 1 실시예에 있어서, 상기 정전기 보호장치는 n형 반도체기판에 형성되어 있고, 상기 p형 애노드 고농도 불순물영역은 p형웰내에 형성되어 있다. 상기 n형 캐소드 고농도 불순물영역의 일부는 p형웰에 포함되어 있고, 상기 n형 캐소드 고농도 불순물영역의 다른 일부는 n형 반도체기판 또는 n형웰에 포함되어 있다.
본 발명의 다른 관점에 의한 정전기 보호장치의 제조방법은, n형 캐소드 고농도 불순물영역을 형성하는 단계; p형 애노드 고농도 불순물영역을 형성하는 단계; 및 상기 n형 캐소드 고농도 불순물영역의 표면에 형성되는 실리사이드층을 p형 애노드 고농도 불순물영역의 표면에 형성되는 다른 실리사이드층으로부터 전기적으로 절연하는 절연부를 형성하는 단계를 포함한다.
본 발명의 1 실시예에 있어서, 상기 절연부의 형성 단계는, 반도체 집적회로의 MOS 트랜지스터의 게이트를 형성하는 게이트산화막을 실리콘기판상에 형성하는 단계; M0S 트랜지스터의 게이트전극을 형성하는 폴리실리콘을 상기 게이트산화막상에 패터닝하는 단계; 상기 폴리실리콘 및 p형 이온 주입 레지스트를 마스크로 이용하여 p형 불순물을 이온주입하는 단계; 상기 폴리실리콘 및 n형 이온주입 레지스트를 마스크로 이용하여 n형 불순물을 이온주입하는 단계; 상기 폴리실리콘의 측벽과 게이트산화막의 측벽상에 게이트 측벽 절연체를 형성하는 단계; 및 상기 n형 캐소드 고농도 불순물영역의 표면과 p형 애노드 고농도 불순물영역의 표면에 실리사이드층을 형성하는 단계를 포함한다.
본 발명의 1 실시예에 있어서, 상기 방법은, p형 또는 n형 불순물을 이온주입하는 단계 전에, 사이리스터의 트리거 다이오드의 n형 캐소드 고농도 불순물영역이 p형 기판 또는 p형웰과 PN 접합을 형성하는 경우에, n형 불순물 주입영역의 에지에서 떨어진 폴리실리콘영역의 위치에 p형 이온 주입용 포토마스크의 에지를 배열하는 단계를 더 포함한다.
본 발명의 1 실시예에 있어서, 상기 방법은, p형 또는 n형 불순물을 이온주입하는 단계 전에, 사이리스터의 트리거 다이오드의 p형 캐소드 고농도 불순물영역이 n형 기판 또는 n형웰과 PN 접합을 형성하는 경우에, p형 불순물 주입영역의 에지에서 떨어진 폴리실리콘영역의 위치에 n형 이온 주입용 포토마스크의 에지를 배열하는 단계를 더 포함한다.
본 발명의 1 실시예에 있어서, 상기 절연부 형성 단계는, 반도체 집적회로의 MOS 트랜지스터가 형성되는 활성영역을 다른 활성 영역으로부터 분리하는 소자분리절연체를 형성하는 단계; 상기 소자분리절연체 및 p형 이온 주입 레지스트를 마스크로 이용하여 p형 불순물을 이온주입하는 단계; 상기 소자분리절연체 및 n형 이온 주입 레지스트를 마스크로 이용하여 n형 불순물을 이온주입하는 단계; 및 상기 p형 애노드 고농도 불순물영역의 표면과 n형 캐소드 고농도 불순물영역의 표면에 실리사이드층을 형성하는 단계를 더 포함한다.
본 발명의 1 실시예에 있어서, 상기 방법은, 상기 p형 또는 n형 불순물을 이온주입하는 단계 전에, 사이리스터의 트리거 다이오드의 n형 캐소드 고농도 불순물영역이 p형 기판 또는 p형웰과 PN 접합을 형성하는 경우에, n형 불순물 주입영역의 에지에서 떨어진 트리거 다이오드의 중앙 또는 그 근처의 소자분리절연체상의 위치에 p형 이온 주입용 포토마스크의 에지를 배열하는 단계를 더 포함한다.
본 발명의 1 실시예에 있어서, 상기 방법은, 상기 p형 또는 n형 불순물을 이온주입하는 단계 전에 : 사이리스터의 트리거 다이오드의 p형 애노드 고농도 불순물영역과 n형 기판 또는 n형웰의 PN 접합을 형성하는 경우에, p형 불순물 주입영역의 에지에서 떨어진 트리거 다이오드의 중앙 또는 그 근처의 소자분리절연체상의 위치에 n형 이온 주입용 포토마스크의 에지를 배열하는 단계를 더 포함한다.
본 발명의 다른 관점에 의하면, 반도체 집적회로의 입/출력단자를 통해 반도체 집적회로로 유입하는 정전기 서지를 기준전압선에 대해 바이패스시키는 정전기 보호회로가 제공된다. 상기 정전기 보호회로는, 본 발명에 따른 트리거 다이오드를 가진 정전기 보호장치; 및 보호 다이오드를 포함한다. 상기 정전기 보호장치와 보호 다이오드는 반도체 집적회로 입/출력신호선과 기준전압선 사이에 병렬로 배치되어 있고, 상기 정전기 보호장치에 제공된 사이리스터의 애노드와 애노드 게이트 및 상기 보호 다이오드의 캐소드는 상기 입/출력신호선에 접속되어 있고, 상기 사이리스터의 캐소드와 캐소드 게이트 및 상기 보호 다이오드의 애노드는 상기 기준전압선에 접속되어 있다. 상기 정전기 보호장치는 상기 사이리스터의 애노드와 보호 다이오드의 캐소드 사이에, 기판과 반대의 도전형을 가진, 웰내에 형성된 저항기를 더 포함한다.
본 발명의 다른 관점에 의하면, 반도체 집적회로의 입/출력 단자를 통해 반도체 집적회로로 유입하는 정전기 서지를 전원공급선에 대해 바이패스시키는 정전기 보호회로가 제공된다. 상기 정전기 보호회로는, 본 발명에 따른 트리거 다이오드를 가진 정전기 보호장치; 및 n형 기판 또는 n형웰내에 형성된 보호 다이오드를 포함한다. 상기 정전기 보호장치와 보호 다이오드는 반도체 집적회로의 입/출력신호선과 전원공급선 사이에 병렬로 배치되어 있고; 상기 정전기 보호장치에 제공된 사이리스터의 애노드와 애노드 게이트 및 상기 보호 다이오드의 캐소드는 상기 반도체 집적회로의 전원공급선에 접속되어 있다. 상기 사이리스터의 캐소드와 보호 다이오드의 애노드는 입/출력신호선에 접속되어 있고; 상기 사이리스터의 캐소드 게이트는 상기 기준전압선에 접속되어 있다. 상기 정전기 보호장치는 사이리스터의 캐소드와 보호 다이오드의 애노드 사이에, 기판과 반대의 도전형을 가진, 웰내에 형성된 저항기를 더 포함한다.
본 발명의 다른 관점에 의하면, 반도체 집적회로의 전원공급선을 통해 반도체 집적회로로 유입하는 정전기 서지를 기준전압선에 대해 바이패스시키는 정전기 보호회로가 제공된다. 상기 정전기 보호회로는 본 발명에 따른 트리거 다이오드를 가진 정전기 보호장치를 포함한다. 상기 정전기 보호장치는 반도체 집적회로의 전원공급선과 기준전압선 사이에 배치되어 있고; 상기 정전기 보호장치에 제공된 사이리스터의 애노드와 애노드 게이트는 전원공급선에 접속되어 있다. 상기 사이리스터의 캐소드와 캐소드 게이트는 기준전압선에 접속되어 있다.
본 발명의 1 실시예에 있어서, 상기 보호 다이오드의 n형 캐소드 고농도 불순물영역과 p형 애노드 고농도 불순물영역은 본 발명의 정전기 보호장치의 제조방법에 따라 제조된다.
본 발명의 다른 관점에 의하면, 반도체 집적회로의 입/출력단자, 기준전압단자, 및 전원공급단자중 하나를 통해 반도체 집적회로로 유입하는 정전기 서지를 다른 입/출력단자, 기준전압단자, 및 전원공급단자에 대해 바이패스시키는 정전기 보호회로가 제공된다. 상기 정전기 보호회로는, 본 발명에 따른 제 1 정전기 보호회로; 본 발명에 따른 제 2 정전기 보호회로; 및 본 발명에 따른 제 3 정전기 보호회로를 포함한다. 상기 제 1 정전기 보호회로는 상기 반도체 집적회로의 입/출력신호선과 기준전압선 사이에 제공되어 있고; 상기 제 2 정전기 보호회로는 상기 반도체 집적회로의 입/출력신호선과 전원공급선 사이에 제공되어 있으며; 상기 제 3 정전기 보호회로는 상기 전원공급선과 기준전압선 사이에 제공되어 있다.
본 발명의 다른 관점에 의하면, 반도체 집적회로의 입/출력단자, 기준전압단자, 및 전원공급단자중 하나를 통해 반도체 집적회로로 유입하는 정전기 서지를 다른 입출력단자, 기준전압단자, 및 전원공급단자에 대해 바이패스시키는 정전기 보호회로가 제공된다. 상기 정전기 보호회로는, 각각 본 발명에 따른 트리거 다이오드를 가진 제 1, 제 2, 및 제 3 정전기 보호장치를 포함한다. 상기 제 1 정전기 보호장치에 제공된 제 1 사이리스터의 애노드와 애노드 게이트는 상기 반도체 집적회로의 전원공급선에 접속된다. 상기 제 1 사이리스터의 캐소드는 상기 반도체 집적회로의 입/출력신호선에 접속된다. 상기 제 1 사이리스터의 캐소드 게이트는 상기 반도체 집적회로의 기준전압선에 접속된다. 상기 제 2 정전기 보호장치에 제공된 제 2 사이리스터의 애노드와 애노드 게이트는 상기 반도체 집적회로의 입/출력신호선에 접속된다. 상기 제 2 사이리스터의 캐소드 및 캐소드 게이트는 상기 반도체 집적회로의 기준전압선에 접속된다. 상기 제 3 정전기 보호장치에 제공된 제 3 사이리스터의 애노드와 애노드 게이트는 상기 반도체 집적회로의 전원공급선에 접속된다. 상기 제 3 사이리스터의 캐소드 및 캐소드 게이트는 상기 반도체 집적회로의 기준전압선에 접속된다.
본 발명의 다른 관점에 의하면, 반도체 집적회로의 입/출력단자, 기준전압단자, 및 전원공급단자중 하나를 통해 반도체 집적회로로 유입하는 정전기 서지를 다른 입/출력단자, 기준전압단자, 및 전원공급단자에 대해 바이패스시키는 정전기 보호회로가 제공된다. 상기 정전기 보호회로는, 본 발명에 따른 제 1 정전기 보호회로; 및 본 발명에 따른 제 2 정전기 보호회로를 포함한다. 상기 제 1 정전기 보호회로는 상기 반도체 집적회로의 입/출력신호선과 기준전압선 사이에 제공되어 있고, 상기 제 2 정전기 보호회로는 상기 반도체 집적회로의 전원공급선과 기준전압선 사이에 제공되어 있다.
본 발명의 다른 관점에 의하면, 반도체 집적회로의 입/출력단자, 기준전압단자, 및 전원공급단자중 하나를 통해 유입하는 정전기 서지를 다른 입/출력단자, 기준전압단자, 및 전원공급단자에 대해 바이패스시키는 정전기 보호회로가 제공된다. 상기 정전기 보호회로는, 상기 반도체 집적회로의 기준전압선과 입/출력신호선 사이에 제공되어 본 발명에 따른 트리거 다이오드를 가진 제 1 정전기 보호장치; 및 상기 반도체 집적회로의 기준전압선과 전원공급선 사이에 제공되어 본 발명에 따른 트리거 다이오드를 가진 제 2 정전기 보호장치를 포함한다. 상기 제 1 정전기 보호장치에 제공된 제 1 사이리스터의 애노드와 애노드 게이트는 상기 반도체 집적회로의 입/출력신호선에 접속되고; 제 1 사이리스터의 캐소드와 캐소드 게이트는 상기 반도체 집적회로의 기준전압선에 접속되고; 상기 제 2 정전기 보호장치에 제공된 제 2 사이리스터의 애노드와 애노드 게이트는 상기 반도체 집적회로의 전원공급선에 접속되며; 상기 제 2 사이리스터의 캐소드와 캐소드 게이트는 상기 반도체 집적회로의 기준전압선에 접속된다.
따라서, 상기 본 발명은, (1) 반도체 집적회로의 제조시 살리사이드공정이 사용되더라도, 반도체 집적회로의 제조공정에 하등 특별한 공정이나 포토마스크를 추가하지 않고 형성할 수 있는 정전기 보호장치; (2) 그 제조방법; (3) 및 상기 정전기 보호장치를 사용한 정전기 보호회로를 제공할 수 있다.
도1은 본 발명의 1 실시예에 의한 정전기 보호장치의 단면도이다.
도2는 본 발명의 다른 실시예에 의한 정전기 보호장치의 단면도이다.
도3은 본 발명의 또 다른 실시예에 의한 정전기 보호장치의 단면도이다.
도4는 본 발명의 또 다른 실시예에 의한 정전기 보호장치의 단면도이다.
도5는 본 발명의 1 실시예에 의한 정전기 보호장치의 제조공정에 채용된, 소자분리절연체를 형성하는 공정을 나타낸 단면도이다.
도6은 본 발명의 1 실시예에 의한 정전기 보호장치의 제조공정에 채용된, n형웰을 형성하는 공정을 나타낸 단면도이다.
도7은 본 발명의 1 실시예에 의한 정전기 보호장치의 제조공정에 채용된, 게이트측벽절연체를 형성한 후, n형 불순물을 주입하는 공정을 나타낸 단면도이다.
도8은 본 발명의 1 실시예에 의한 정전기 보호장치의 제조공정에 채용된, 포토레지스트를 패터닝한 후, p형 불순물을 주입하는 공정을 나타낸 단면도이다.
도9는 본 발명의 1 실시예에 의한 정전기 보호장치의 제조공정에 채용된, 고융점 금속을 퇴적하는 공정을 나타낸 단면도이다.
도10은 본 발명의 1 실시예에 의한 정전기 보호장치의 제조공정에 채용된, 실리사이드층을 형성한 후, 미반응의 고융점금속을 박리시키는 공정을 나타낸 단면도이다.
도11은 본 발명의 1 실시예에 의한 정전기 보호장치의 제조공정을 나타낸 플로우 챠트이다.
도12는 정전기 보호장치의 형성시 바람직하지 않은 제조공정을 설명하는 단면도이다.
도13은 본 발명의 1 실시예에 의한 정전기 보호장치의 형성방법을 도시한 단면도이다.
도l4는 본 발명의 다른 실시예에 의한 정전기 보호장치의 다른 예의 형성방법을 도시한 단면도이다.
도15는 본 발명의 1 실시예에 의한 정전기 보호장치를 포함하는 정전기 보호회로를 나타낸 개략도이다.
도16은 본 발명의 정전기 보호회로에 제공된 보호다이오드의 1예를 나타낸 단면도이다.
도17은 본 발명의 정전기 보호회로에 제공된 보호다이오드의 다른 예의 구조를 나타낸 단면도이다.
도18은 본 발명의 1 실시예에 의한 정전기 보호장치를 구성하는 정전기 보호회로의 다른 예를 나타낸 도면이다.
도19는 본 발명의 1 실시예에 의한 정전기 보호회로의 또 다른 예를 나타낸 도면이다.
도20은 본 발명의 1 실시예에 의한 정전기 보호회로를 나타낸 도면이다. 도21은 본 발명의 1 실시예에 의한 정전기 보호회로를 나타낸 도면이다.
도22는 본 발명의 1 실시예에 의한 정전기 보호회로를 나타낸 도면이다.
도23은 본 발명의 1 실시예에 의한 정전기 보호회로를 나타낸 도면이다.
도24는 종래 정전기 보호장치의 단면도이다.
도25는 종래 정전기 보호장치를 포함하는 정전기 보호회로를 도시한 개략도이다.
이하, 본 발명의 바람직한 실시예를 첨부 도면에 따라 상세히 설명한다.
본 발명의 실시예에서는, 반도체기판에 저농도의 보론을 함유한 p형 반도체를 사용한 예를 설명하였으나, 다른 불순물을 함유하는 반도체기판이나 n형 반도체기판도 물론 적용할 수 있다.
도1은 본 발명에 의한 1실시예로서, 특히 정전기 보호장치로서의 트리거다이오드를 갖는 사이리스터의 단면도이다.
p형기판(1)에는 n형웰(2)이 형성되어 있다. n형웰(2)의 표면에는 p형 애노드 고농도 불순물영역(4)과 n형 애노드게이트 고농도 불순물영역(5)이 형성되어 있다, n형웰(2)부터 떨어진 p형기판(2)의 표면에는 p형 캐소드게이트 고농도 불순물영역(7)과 n형 캐소드 고농도 불순물영역(6)이 형성되어 있다. p형 애노드 고농도 불순물영역(4), n형 애노드게이트 고농도 불순물영역(5), p형 캐소드게이트 고농도 불순물영역(7) 및 n형 애노드 고농도 불순물영역(6)의 각각의 표면에는, 실리사이드층(10)이 형성되어 있다. 이 실리사이드층(10)은 콘택트(16)를 개재하여 금속(l7,18,19)에 접속된다.
사이리스터의 동작을 트리거하는 트리거다이오드 A는, 이 트리거다이오드 A의 애노드로 되는 p형 고농도 불순물영역(8), 캐소드로 되는 n형 고농도 불순물영역(9) 및 n형웰(2)로 구성된다. 상기 영역(8,9)의 상부에는, 반도체 집적회로의 M0S 트랜지스터의 게이트부분을 구성하는 게이트산화막(13), 폴리실리콘(14), 및 게이트측벽절연체(12)이 제공된다. 폴리실리콘(14) 위에는 실리사이드층(11)이 형성된다. 이 실리사이드층(11)은 반도체 집적회로의의 제조시 살리사이드공정에서 실리사이드층(l0)과 함께 형성된다. 게이트측벽절연체(12)의 표면에는 실리사이드층이 형성되지 않기 때문에, 트리거다이오드 A의 p형 고농도 불순물영역(8)과 캐소드로 되는 n형 고농도 불순물영역(9)이 실리사이드층에 의해 서로 단락하지 않는다.
트리거다이오드 A가 없는 사이리스터의 경우에는, 사이리스터의 트리거전압은 n형웰(2)과 p형기판(1) 사이의 브레이크다운 전압으로 결정된다. CMOS 반도체 집적회로의 제조공정에서, 트리거전압은 일반적으로 25 V 내지 40 V의 고전압으로 된다. 이에 대해, 본 발명에 의한 사이리스터의 트리거전압은, 트리거다이오드의 p형 고농도 불순물영역(8)과 n형웰간의 브레이크다운 전압으로 결정되기 때문에, 저전압으로 턴온되는 사이리스터를 제공할 수 있다.
도2는 본 발명의 다른 실시예에 의한 정전기 보호장치의 단면도를 나타낸다. 도2의 사이리스터 구조는, 트리거다이오드 A의 애노드로 되는 p형 고농도 불순물영역(8), 캐소드로 되는 n형 고농도 불순물영역(9) 사이에, 반도체 집적회로의 MOS 트랜지스터의 소자분리절연체(3)를 구비한다. 소자분리절연체(3)에는 실리사이드층(10)이 형성되지 않기 때문에, 트리거다이오드의 p형 고농도 불순물영역(8), 캐소드로 되는 n형 고농도 불순물영역(9)이, 실리사이드층의 형성에 의해 서로 단락하지 않는다.
도3은 본 발명의 또 다른실시예에 의한 정전기 보호장치의 단면도를 나타낸다. 도1 및 도2의 실시예에서는, 트리거다이오드 A의 애노드로 되는 p형 고농도 불순물영역(8)과 n형웰(2) 사이의 브레이크다운 전압을 사이리스터의 동작을 위한 트리거전압으로 사용하는 정전기 보호장치의 구조를 도시했으나, 도3은 트리거다이오드의 캐소드로 되는 n형 고농도 불순물영역(9)과 p형 기판(1) 사이의 브레이크 다운 전압을 트리거 전압으로 사용한다, 도3에 도시한 구조에 의해서도, 사이리스터를 저전압으로 트리거할 수 있으며, 트리거다이오드 A의 애노드와 캐소드가 실리사이드층의 형성에 의해 서로 단락하지 않게 된다. 도3의 구조에 있어서, 트리거다이오드의 캐소드로 되는 n형 고농도 불순물영역(9)의 일부는 p형기판(1)에 포함되고, 그의 다른 부분은 n형웰(2)에 포함된다.
도4는 본 발명의 또 다른 실시예에 의한 정전기 보호장치의 단면도를 나타낸다. CM0S 반도체 집적회로의 제조시, 일반적으로, p형기판(1)상의 n형웰(2)의 영역이외에, p형기판(1)보다 고농도인 불순물농도를 갖는 p형웰이 형성된다. 도4는 도1에 도시된 구조에 부가하여 p형웰(20)을 포함한다. 도4의 구조에 있어서도, 저전압으로 트리거하는 사이리스터를 얻을 수 있다.
이하, 도5 내지 도11을 참조하여, 도1의 본 발명에 의한 정전기 보호장치의 제조방법을 설명한다. 도5 내지 도10은, 각각 주요 공정에 있어서 장치의 단면도를 도시하고 있다. 도11은 정전기 보호장치의 제조공정을 나타낸 플로우챠트를 도시하고 있다.
도5는 특히, 소자분리절연체(3)를 형성하는 공정을 나타낸 단면도를 나타내며, 도6은 n형웰(2)을 형성하는 공정을 나타낸다. 도7은 게이트측벽 절연체(12)를 형성하는 공정을 나타낸다. 도8은 포토레지스트(26)를 패터닝하는 공정을 나타내고, 도9는 고융점금속(27)을 퇴적하는 공정을 나타내며, 도10은 실리사이드층(10, 11)을 형성하는 공정을 나타낸다.
이들 도면에 예시한 공정은 도1에 도시된 정전기 보호장치의 제조방법이나, 도2에 도시된 정전기 보호장치도 거의 동일하게 제조할 수 있다. 즉, (MOS 트랜지스터의 게이트부에 해당하는) 도1의 트리거다이오드부 A의 구조 대신, 소자분리절연체(3)를 형성하면 된다.
도5∼도10을 참조하여 상기 방법을 더욱 상세히 설명한다. 우선, 도5에 도시한 바와 같이, p형기판(1)에 소자분리절연체(3)를 형성한다(도 11의 S101). 소자분리절연체(3)의 형성방법으로서는, LOCOS((1ocal oxidation of silicon)법 및 얕은 트렌치 분리(shallow trench isolation)법의 적절한 방법이 일반적으로 사용될 수 있으나, 어떠한 방법이라도 무방하다. 소자분리절연체(3)로 커버되지 않은 영역은 얇은 산화막(22)이 피복된다.
다음, 도6에 도시한 바와 같이, 포토레지스트를 웨이퍼 전체면에 도포한 다음, n형웰 형성 포토마스크를 사용하여, 포토리소그라피 공정에 의해, n형웰 주입용의 포토레지스트(21)를 패터닝한다. 그 후, n형 불순물을 웨이퍼에 주입한다. 다음 p형웰의 형성을 위해, p형웰 주입마스크를 사용하여 p형 불순물을 주입할 수도 있다. 포토레지스트를 제거하고, 열처리를 행하고, n형 불순물을 확산하여 n형웰(2)을 형성한다(도11의 S102).
다음, 도7에 도시한 바와 같이, 얇은 산화막(22)을 에칭으로 제거하고, 산화처리를 행하여 MOS 트랜지스터의 게이트산화막(13)을 실리콘기판상에 형성한다(S103). 폴리실리콘을 웨이퍼 전체면에 퇴적시키고, 포토레지스트를 전체면에 도포한 후, 게이트형성 포토마스크를 사용하여, 포토리소그라피 공정으로 포토레지스트를 게이트 레지스트로 패터닝하고, 폴리실리콘 에칭에 의해 폴리실리콘(14)을 게이트산화막(13)상에 패터닝한다(S104). 포토레지스트를 제거하고, 산화공정을 행하여 얇은 산화막을 전면에 성장시킨다. 포토레지스트를 웨이퍼의 전면에 도포하고, NMOS 트랜지스터의 LDD 주입마스크를 사용하여 포토레지스트 공정을 행하여, 포토레지스트를 NMOS 트랜지스터의 LDD 주입용 레지스트로 패터닝한다. 다음, NMOS 트랜지스터의 소스/드레인영역에 n형 불순물을 주입한다(S105). 동시에, NMOS 트랜지스터의 단채널효과를 억제하기 위해 p형 불순물을 주입할 수도 있다. 또한, 도1 또는 도2의 정전기 보호장치의 n형 애노드게이트 고농도 불순물영역(5), n형 캐소드 고농도 불순물영역(6) 및 n형 고농도 불순물영역(9)에 불순물을 주입해도 좋다.
포토레지스트를 제거하고, 재차, 포토레지스트를 전체면에 도포한다. PM0S 트랜지스터의 LDD 주입마스크를 사용하여, 포토레지스트공정에 의해, PMOS 트랜지스터의 LDD 주입용 레지스트를 패터닝한 다음, PMOS 트랜지스터의 소스/드레인영역에 p형 불순물을 주입한다(S106). 동시에, PM0S 트랜지스터의 단채널효과를 억제하기 위해 n형 불순물을 주입해도 좋다. 이 때, 도1 또는 도2에 도시한 정전기 보호장치의 p형 고농도 불순물영역(4), p형 캐소드게이트 고농도 불순물영역(7) 및 p형 고농도 불순물영역(8)에 불순물을 주입해도 좋다.
포토레지스트를 제거하고, 산화막을 전체면에 퇴적한다. 전체면을 이방성산화막 에칭공정을 행하여 폴리실리콘(14)의 측벽에 게이트측벽절연체(12)를 형성한다(S107). 얇은 산화막(24,25)을 퇴적하고, 포토레지스트를 전체면에 도포한다. NMOS 트랜지스터의 소스/드레인주입마스크를 사용하여, 포토레지스트 공정에 의해, 포토레지스트를 NMOS 트랜지스터의 소스/드레인주입용의 포토레지스트(23)로 패터닝한 다음, n형 불순물을 주입한다. 이 공정에서, n형 애노드게이트 고농도 불순물영역(5), n형 캐소드 고농도 불순물영역(6) 및 n형 고농도 불순물영역(9)에 n형 불순물이 주입된다(S108). 포토레지스트를 제거하고, 포토레지스트를 전체면에 도포한다.
도8에 도시한 바와 같이, PMOS 트랜지스터의 소스/드레인 주입마스크를 사용하여, 포토레지스트 공정에 의해, PM0S 트랜지스터의 소스/드레인주입용의 포토레지스트(26)를 패터닝한 다음, p형 불순물을 주입한다(S110). 이 공정에서, 도1 또는 도2에 도시한 정전기 보호장치의 p형 애노드 고농도 불순물영역(4), p형 캐소드게이트 고농도 불순물영역(7) 및 p형 고농도 불순물영역(8)에 p형 불순물이 주입된다(S109).
도9에 도시한 바와 같이, 포토레지스트를 제거하고, 실리콘의 활성영역상의 산화막과 폴리실리콘 표면의 산화막을 제거한 다음, 고융점금속(27)을 퇴적한다(S110).
도10에 도시한 바와 같이, 열처리를 행하여 실리콘기판의 표면 및 폴리실리콘(14)의 표면에 실리사이드층(1O,11)를 각각 형성한 다음, 미반응의 고융점금속을 박리한다(S111). 소자분리절연체(3)의 표면과 게이트측벽절연체(12)의 표면에 실리사이드층은 형성되지 않는다. 게이트측벽절연체(12)에는 실리사이드층이 형성되지 않기 때문에, 트리거다이오드를 구성하는 p형 고농도 불순물영역(8)과 n형 고농도 불순물영역(9)은 전기적으로 단락하지 않는다. 다음, 층간절연체를 전체면에 퇴적하고, 평탄화하며, 포토레지스트를 전면에 도포하고, 콘택트홀 형성 포토마스크를 사용하여, 콘택트홀 개구용 레지스트로 패터닝한다. 층간절연체를 에칭하여 콘택트홀을 개구시킨 다음, 금속을 웨이퍼 전체면에 퇴적시키고, 금속용 포토마스크를 사용하여, 금속의 패터닝을 행하면, 도1 또는 도2에 도시한 정전기 보호장치의 형성이 완료된다.
이하, 도12 내지 도14를 참조하여, 본 발명에 의한 정전기 보호장치의 트리거다이오드를 구성하는 p형 고농도 불순물영역과 n형 고농도 불순물영역에 불순물을 주입시의 포토마스크의 레이아웃을 설명한다. 이 레이아웃은 정전기 보호장치의 트리거 다이오드부를 제공하기 위해 적합하게 사용되지만, 후술하는 정전기 보호회로를 구성하는 보호다이오드의 제조에도 적용할 수 있다.
도12는 본 발명의 실시예에 의한 정전기 보호장치의 형성시에 바람직하지 않은 제조공정을 설명하는 단면도이다. 도12는, 도1의 정전기 보호장치의 트리거다이오드부 A의 확대 단면도이다. 트리거다이오드의 애노드로 되는 p형 고농도 불순물영역(8)의 일부에 n형 고농도 불순물이 주입되어 n형 불순물영역(9a)이 형성된다. 이는, 반도체 집적회로의 NMOS 트랜지스터의 소스/드레인 주입시에, NMOS 소스/드레인주입용 포토마스크의 미스얼라인먼트를 일으켜, 게이트폴리실리콘(14)의 단부(9)로부터 애노드측의 위치(28)로 시프트되어 포토마스크의 단부가 위치된다. n형 불순물농도가 p형 불순물농도보다 다소라도 고농도이면, n형 불순물영역 영역(9a)이 형성될 수 있다. 살리사이드공정에서는, p형 고농도 불순물영역(8)과 n형 불순물영역(9a)의 표면에 실리사이드층(10)이 형성되기 때문에, p형 고농도 불순물영역(8)과 n형 불순물영역(9a)는 전기적으로 서로 단락하게 된다. n형 불순물영역(9a), n형웰(2) 및 n형 불순물영역(9)은 동일한 도전형이기 때문에, 트리거다이오드의 애노드와 캐소드는 서로 단락한다. 애노드와 캐소드가 단락하면, 트리거다이오드의 역방향 브레이크다운은 발생하지 않으며, 트리거다이오드를 포함하고 있는 정전기 보호장치인 사이리스터의 애노드 게이트와 캐소드게이트가 서로 단락한다. 이 경우, 통상 고전위로 있는 애노드게이트로부터 통상 기준전위에 있는 캐소드게이트로 누설 전류가 발생하여, 반도체 집적회로의 정상적인 동작을 저해하게 된다.
도13은 본 발명의 1 실시예에 의한 정전기 보호장치의 형성방법을 도시한 단면도이다. 도13은 트리거다이오드의 애노드와 캐소드 사이에 단락로가 형성되지 않은 바람직한 레이아웃을 나타낸다. 이 레이아웃에 있어서, NMOS 소스/드레인주입용 포토마스크의 단부(30)는 반도체 집적회로의 제조시 발생할 수도 있는 게이트 폴리실리콘에 대하여 NMOS 트랜지스터 소스/드레인주입용 포토마스크의 최대 미스얼라인먼트에 해당하는 거리 DMAX만큼 게이트폴리실리콘(14)의 단부(29)(불순물주입영역의 단부)로부터 캐소드를 행해 시프트되는 폴리실리콘영역의 위치에 배치된다. 이에 따라, 애노드측에 n형 고농도 불순물이 주입되는 것이 방지될 수 있다.
도16을 참조하여 후술되는 n형기판 또는 n형웰에 형성되는 보호다이오드의 제조과정에도 상기 레이아웃은 적용될 수 있다, 트리거 다이오드의 애노드와 캐소드가 도2와 같이 소자분리절연체(3)로 절연되는 구조의 경우, NMOS 소스/드레인주입용 포토마스크의 단부(30)는, 그 사이에 일어날 수 있는 미스얼라인먼트에 해당하는 거리만큼 소자분리절연체(3)의 단부로부터 캐소드를 행해 시프트될 수 있다.
도14는 트리거다이오드의 캐소드로 되는 n형 고농도 불순물영역(9)과 p형기판(1)간의 브레이크다운에 의해 트리거되는, 도3의 정전기 보호장치의 트리거다이오드부의 확대 단면도이다. PM0S 소스/드레인 주입시 p형 고농도 불순물이 캐소드인 n형 고농도 불순물영역(9)에 주입되어, p형 불순물농도가 n형 불순물농도보다 조금이라도 높은 경우에는, 게이트의 일측상의 n형 고농도 불순물영역(9)의 일부에 p형 불순물영역이 형성된다. 다음, 실리사이드층에 의해 n형 고농도 불순물영역(9), p형기판(1), 및 p형 고농도 불순물영역(8)이 서로 단락하여, 트리거다이오드의 애노드와 캐소드가 단락하게 된다.
도14는 본 발명의 1 실시예에 의한 정전기 보호장치의 다른 예의 형성방법을 도시한 단면도이다. 도14는, 트리거다이오드의 애노드와 캐소드 사이에 단락로가 형성되지 않은 PM0S 소스/드레인주입용 포토마스크의 위치를 설명하는 도면이다.
반도체 집적회로의 제조공정시 일어날 가능성이 있는, PM0S 소스/드레인주입용 포토마스크가 폴리실리콘(14)에 대해 최대 미스얼라인먼트에 대응하는 거리 DMAX만큼, PMOS 소스/드레인주입용 포토마스크단의 단부(34)를 게이트폴리실리콘의 단부(33)(불순물주입 영역단)로부터 애노드를 향해 시프트되는 폴리실리콘영역의 위치에 배치된다. 이에 따라, 캐소드측에 p형 고농도 불순물이 주입되는 것이 방지될 수 있다.
상기 레이아웃은 도17에 도시된 p형기판 또는 p형웰의 보호다이오드의 제조과정에도 적용할 수 있다. 트리거다이오드의 애노드와 캐소드가, 도2에 도시된 바와 같이 소자분리절연체(3)에 의해 서로 전기적으로 절연되는 구조인 경우, PM0S 소스/드레인주입용 포토마스크의 단부(34(도14)는, 그사이에 최대의 미스얼라인먼트를 일으킬 수 있는 거리 DMAX만큼, 소자분리절연체(3)의 단부로부터 캐소드를 향해 시프트될 수 있다.
도15, 도18 및 도19를 참조하여, 본 발명의 정전기 보호장치를 포함하는 정전기 보호회로의 1예를 이하에 상세히 설명한다.
도15는 본 발명의 1예에 의한 정전기 보호장치를 포함하는 정전기 보호회로를 나타낸 개략도이다. 도15는 본 발명의 정전기 보호장치를 입/출력신호선과 기준전압선 사이에 사용하여 정전기 보호회로를 구성한 예를 도시하고 있다.
정전기 보호회로는 본 발명의 정전기 보호장치(39), 보호다이오드(41) 및 웰저항기(46)로 구성되어 있다. 정전기 보호장치의 애노드단자(36)는, 입/출력신호선(43)에 접속되고, 캐소드단자(37) 및 캐소드게이트단자(38)는 기준전압선(45)에 접속된다. 입/출력신호선(43)과 기준전압선(45) 사이에는, 정전기로부터 보호될 반도체 집적회로(40a)가 접속된다. 웰저항기(46)는, 반도체기판이 p형인 경우는 n형웰로 형성되고, 반도체기판이 n형인 경우는 p형웰로 형성될 수 있다. 보호다이오드(41)는 정전기 보호장치(39)와 동일한 제조공정에서 형성된다. 이 보호다이오드(41)는, p형 또는 n형웰에 형성된 p형 애노드 고농도 불순물영역(8)(도1)과 n형 캐소드 고농도 불순물영역(9)을 포함한다.
도16은 본 발명의 정전기 보호회로에 제공된 보호다이오드(41)(도15)의 1예를 나타낸 단면도이다. 도17은 본 발명의 정전기 보호회로에 제공된 보호다이오드(41)(도15)의 다른 예를 나타낸 단면도이다. 도16 및 도17에 있어서, p형기판(1)상에 보호다이오드(41)가 제공되어 있다. 보호다이오드(41)에 있어서도, 정전기 보호장치의 트리거다이오드와 같이, p형 애노드 고농도 불순물영역(8)과 n형 캐소드 고농도 불순물영역(9)이 실리사이드층에 의해 서로 단락하지 않도록, (게이트 측벽 절연체(12), 게이트산화막(13) 및 폴리실리콘(14)을 포함하는) 게이트구조체에 의해 애노드와 캐소드는 서로 절연되어 있다. p형 애노드 고농도 불순물영역(8)과 n형 캐소드 고농도 불순물영역(9)간의 절연은, 도2의 트리거다이오드 A와 같이, 소자분리절연체(3)를 사용하는 것도 가능하다. 보호다이오드(41)의 n형 캐소드 고농도 불순물영역(9)은 입/출력신호선(43)에 접속되고, 애노드(8)는 기준전압선(45)에 접속된다.
도15에 도시된 정전기 보호회로내로 입/출력단자(42)를 통해 정(+)의 정전기가 유입한 경우, 보호다이오드(41)의 PN 접합에 브레이크다운이 발생하여, 보호다이오드(41)를 통해 브레이크다운 전류가 흐른다. 보호다이오드(41)를 통해 브레이크다운 전류가 흐르면, 웰저항기(46)에 의해 애노드단자(36)가 고전압으로 되기 때문에, 보호다이오드(41)의 브레이크다운 전압보다 턴온전압이 다소 큰 정전기 보호장치(39)가 턴온하여, 입/출력신호선(43)과 기준전압선(45) 사이에 저저항의 바이패스로를 형성한다. 이에 따라, 입/출력단자(42)를 통해 유입하는 정전기를 정전기 보호장치(39)를 통해 기준전압선(45)으로 바이패스시킬 수 있다.
기준전압단자(44)로부터 정(+)의 정전기가 유입하는 경우,(p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2) 및 n형 애노드게이트 고농도 불순물영역(5)을 포함하는) 정전기 보호장치(39)의 다이오드가 순방향으로 바이어스되고, 보호다이오드(41)도 순방향으로 된다. 이에 따라, 기준전압단자(44)로부터 유입하는 정의 정전기를 입/출력신호선(43) 및 입출력단자(42)로 바이패스시킨다.
도18은 본 발명의 1실시예에 의한 정전기 보호장치를 포함하는 정전기 보호회로의 다른 예를 나타낸다. 도18은 본 발명의 정전기 보호장치(39)를 사용하여, 전압공급선과 입/출력신호선 사이에 정전기 보호회로를 제공한 예를 도시한다.
정전기 보호회로는 본 발명의 정전기 보호장치(39), 보호다이오드(41) 및 웰저항기(46)를 포함한다. 정전기 보호장치의 애노드단자(36)는 전원공급선(52)에 접속되고, 캐소드단자(37)는 입/출력신호선(43)에 접속되고, 캐소드게이트단자(38)는 기준전압선(45)에 접속되어 있다. 전원공급선(52)과 입/출력신호선(43) 사이에는, 정전기로부터 보호될 반도체 집적회로(40b)가 접속되어 있다.
보호다이오드(41)는 정전기 보호장치(39)와 동일한 제조공정에서 형성되며, n형웰에 형성된 p형 애노드 고농도 불순물영역(8)과 n형 캐소드 고농도 불순물영역(9)을 포함한다. 도17은 p형기판(1)상의 n형웰(2)에 형성된 보호다이오드(41)의 1예이다. 보호다이오드(41)의 n형 캐소드 고농도 불순물영역(9)은 전원공급선(52)에 접속되고, p형 애노드 고농도 불순물영역(8)은 입/출력신호선(43)에 접속되어 있다.
도18의 정전기 보호회로에서, 전원공급단자(51)에 정의 정전기가 유입하는 경우, 보호다이오드(41)의 PN 접합에 역방향 전압이 인가되어, 보호다이오드(41)를 통해 브레이크다운 전류가 흐른다. 보호다이오드(41)를 통해 브레이크다운전류가 흐르면, 웰저항기(46)에 의해 애노드단자(36)가 고전압으로 된다. 다음, 웰저항기(46)에 의해 애노드단자(36)가 고전압으로 됨에 따라, 정전기 보호장치(39)가 턴온하여, 전원공급선(52)과 입/출력신호선(43) 사이에 저저항의 바이패스로가 형성된다. 이에 따라, 전원공급단자(51)로부터 유입하는 정전기를 정전기 보호장치(39)를 통해 입/출력신호선(43)으로 바이패스시킬 수 있다.
입/출력단자(42)로부터 정의 정전기가 유입하는 경우, 보호다이오드(41)가 순방향으로 바이어스되기 때문에, 입/출력단자(42)로부터 유입하는 정의 정전기를 전원공급선(52)으로 바이패스시킬 수 있다.
도19는 본 발명에 의한 정전기 보호장치를 사용하여, 전압공급선과 기준전압선 사이에 정전기 보호회로를 구성한 다른 실시예를 도시한 개략도이다.
정전기 보호장치의 애노드단자(36)는 전원공급선(52)에 접속되고, 캐소드단자(37)와 캐소드게이트단자(38)는 기준전압선(45)에 접속되어 있다. 전원공급선(52)과 기준전압선(45) 사이에는, 정전기로부터 보호될 반도체 집적회로(40c)가 접속되어 있다.
도19의 정전기 보호회로내로 전원공급단자(51)를 통해 정의 정전기가 유입한 경우, 정전기 보호장치(39)의 트리거다이오드에 역방향전압이 인가되어, 정전기 보호장치(39)가 턴온하여 전원공급선(52)과 기준전압선(45) 사이에 저저항의 바이패스로가 형성된다. 이에 따라, 전원공급단자(51)로부터 유입하는 정의 정전기를 정전기 보호장치(39)를 통해 기준전압선(45)으로 바이패스시킬 수 있다.
기준전압단자(44)로부터 회로에 정의 정전기가 유입하는 경우, (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), 및 n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39)의 다이오드가 순방향으로 바이어스되기 때문에, 기준전압단자(44)로부터 유입하는 정의 정전기를 전원공급선(52) 및 전원공급단자(51)로 바이패스시킬 수 있다.
도20은 본 발명의 1실시예에 의한 상기 정전기 보호장치를 포함하는 정전기 보호회로의 실시예를 도시한 도면으로, 상기 회로는 입출력단자, 전원공급단자, 및 기준전압단자의 임의의 단자대를 통해 다른 입출력단자, 전원공급단자 및 기준전압단자로 반도체 집적회로에 유입하는 정전기를 바이패스시킬 수 있다.
정전기 보호회로는 본 발명에 의한 정전기 보호장치(39a,39b,39c), 보호다이오드(41a,41b) 및 웰저항기(46)를 포함한다. 정전기 보호장치(39a)의 애노드단자(36a)는 전원공급선(52)에 접속되고, 캐소드단자(37a)는 입/출력신호선(43)에 접속되고, 캐소드게이트단자(38a)는 기준전압선(45)에 접속된다. 정전기 보호장치(39b)의 애노드단자(36b)는 입/출력신호선(43)에 접속되고, 캐소드단자(37b) 및 캐소드게이트단자(38b)는 기준전압선(45)에 접속된다. 정전기 보호장치(39c)의 애노드단자(36c)는 전원공급선(52)에 접속되고, 캐소드단자(37c) 및 캐소드게이트단자(38c)는 기준전압선(45)에 접속된다. 전원공급선(52)과 기준전압선(45) 사이에는, 정전기로부터 보호될 반도체 집적회로(40d)가 접속된다.
보호다이오드(41a,41b)는, 정전기 보호장치(39a,39b,39c)와 동일한 제조공정으로 형성된다. 보호다이오드(41a)는 p형 애노드 고농도 불순물영역(8)과 n형 캐소드 고농도 불순물영역(9)을 포함한다. 도17은 p형기판(1)상의 n형웰(2)에 형성된 보호다이오드는 1예를 나타낸다. 보호다이오드(41a)의 p형 애노드 고농도 불순물영역(8)은 입/출력신호선(43)에 접속되고, n형 캐소드 고농도 불순물영역(9)은 전원공급선(52)에 접속된다. 보호다이오드(41b)는 p형 애노드 고농도 불순물영역과 n형 캐소드 고농도 불순물영역(9)을 포함한다. 이와 같은 다이오드의 1예는 도16에 도시한 p형기판(1)상에 형성된 보호다이오드이다. 보호다이오드(41b)의 p형 애노드 고농도 불순물영역(8)은 기준전압선(45)에 접속되고, n형 캐소드 고농도불순물영역(9)은 입/출력신호선(43)에 접속된다.
도20의 정전기 보호회로에 전원공급단자(51)를 통해 정의 정전기가 유입하고 입/출력단자(42)는 접지되어 있는 경우, 보호다이오드(41a)의 PN 접합에 역방향전압이 인가되어, 다이오드(41a)에 역방향전류가 흐르면, 웰저항기(46)에 의해, 캐소드단자(37a)보다 애노드단자(36a)가 고전압으로 되기 때문에, 정전기 보호장치(39a)가 턴온하여 전원공급선(52)과 입/출력신호선(43) 사이에 저저항의 바이패스가 형성된다. 이에 따라, 전원공급선(52)으로부터 유입하는 정전기를 정전기 보호장치(39a)를 통해 입/출력신호선(43)으로 바이패스시킬 수 있다.
입/출력신호선을 통해 회로에 정의 정전기가 유입하고 전원공급단자(51)가 접지되어 있는 경우, 보호다이오드(41a)는 순방향으로 바이어스되어, 입/출력단자(42)로부터 유입하는 정의 정전기를 전원공급선(52)으로 바이패스시킬 수 있다.
입/출력단자(42)룰 통해 회로에 정의 정전기가 유입하고 입/출력단자(44)가 접지되어 있는 경우, 보호다이오드(41b)의 PN 접합에 역방향전압이 인가되고, 보호다이오드(41a)는 순방향으로 바이어스되어, 보호다이오드(41a 또는 41b)를 통해 전류가 흐른다, 다음, 웰저항기(46)에 의해 애노드단자(36b)가 캐소드단자(37b)보다 고전압으로 되기 때문에, 정전기 보호장치(39a)가 턴온하고, 입/출력단자(43)와 기준전압선(45) 사이에 저저항의 바이패스가 형성된다. 이에 따라, 입/출력단자(42)로부터 유입하는 정전기를 정전기 보호장치(39b)를 통해 기준전압선(45)으로 바이패스시킬 수 있다.
기준전압단자(44)를 통해 회로에 정의 정전기가 유입하고 입/출력단자(42)가 접지되어 있는 경우, (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2) 및 n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39b)의 다이오드가 순방향으로 바이어스되고, 보호다이오드(41b)도 순방향으로 바이어스되기 때문에, 기준전압단자(44)로부터 유입하는 정의 정전기를 저저항의 바이패스를 통해 입/출력신호선(43)으로 바이패스시킬 수 있다.
전원공급단자(51)를 통해 회로에 정의 정전기가 유입하고 기준전압단자가 접지되어 있는 경우, 전원공급선(52)이 기준전압선(45) 보다 고전압으로 되어, 정전기 보호장치(39c)가 턴온하여, 전원공급선(52)과 기준전압선(45) 사이에 저저항의 바이패스가 형성된다. 이에 따라, 전원공급단자(51)로부터 유입하는 정전기를 정전기 보호장치(39c)를 통해 기준전압선(45)으로 바이패스시킬 수 있다.
기준전압단자(44)를 통해 회로에 정의 정전기가 유입하고 전원공급단자(51)가 접지되어 있는 경우, (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2) 및 n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39c)의 다이오드가 순방향으로 바이어스되고, 또한, 보호다이오드(41a,41b)가 순방향으로 직렬접속된다. 이에 따라, 기준전압단자(44)로부터 유입하는 정의 정전기를 저저항의 바이패스를 통해 전원공급선(52) 및 전원공급단자(51)로 바이패스시킬 수 있다.
도21은 본 발명의 다른 실시예에 의한 상기 정전기 보호장치를 포함하는 정전기 보호회로를 도시한 도면으로, 상기 회로는 임의의 입/출력단자, 전원공급단자, 기준전압단자에서 다른 입/출력단자, 전원공급단자, 기준전압단자로 반도체 집적회로에 유입하는 정전기를 바이패스시킬 수 있다.
도2l은 도20에 나타낸 정전기 보호회로에서 보호다이오드(41a,41b)를 제거한 정전기 보호회로이다. 보호다이오드(41a,41b)를 제거하여, 입/출력단자(42)로부터 정의 정전기가 회로에 유입한 경우, 보호다이오드(41a,41b)간의 브레이크다운 전압 이상의 전압이 반도체 집적회로(40d)에 인가될 가능성이 있으나, 정전기 보호장치(39a,39b)의 턴온전압 정도의 전압인가에 의해 반도체 집적회로(40d)가 파괴되지 않은 경우, 도21의 정전기 보호회로는, 이하에 상세히 기술하는 바와 같이, 임의의 입/출력단자, 전원공급단자, 기준전압단자에서 다른 입/출력단자, 전원공급단자, 기준전압단자로 유입하는 정전기를 바이패스시킬 수 있도록 정전기 보호회로를 구성할 수 있다.
도21에서 입/출력단자(42)를 통해 회로에 유입하는 정의 정전기를 저저항의 정전기의 바이패스를 통해 전원공급단자로 바이패스시킬 수 있으며, 상기 저저항의 정전기의 바이패스는, 입/출력단자(42)로부터 입/출력신호선(43), 정전기 보호장치(39b), 기준전압선(45), (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39c)의 순방향다이오드, 전원공급선(52) 및 전원공급단자(51)로 연장된다.
도21에서 입/출력단자(42)로부터 회로에 유입하는 정의 정전기를 저저항의 정전기의 바이패스를 통해 기준전압단자(44)로 바이패스시킬 수 있으며, 상기 저저항의 정전기의 바이패스는, 입/출력단자(42)로부터, 입/출력신호선(43), 정전기 보호장치(39b), 기준전압선(45) 및 기준전압단자(44)로 연장된다.
도21에 있어서, 전원공급단자(51)로부터 회로에 유입하는 정의 정전기를 저저항의 정전기의 바이패스를 통해 입/출력단자(42)로 바이패스시킬 수 있으며, 상기 저저항의 정전기의 바이패스는, 전원공급단자(51)로부터, 전원공급선(52), 정전기 보호장치(39a), 입/출력신호선(43)을 통해 입/출력신호단자(42) 까지 연장된다.
도21에 있어서, 전원공급단자(51)를 통해 회로에 유입하는 정의 정전기를 저저항의 정전기의 바이패스를 통해 기준전압단자(44)로 바이패스시킬 수 있으며, 상기 저저항의 정전기의 바이패스는, 전원공급단자(51)로부터, 전원공급선(52), 정전기 보호장치(39c), 기준전압선(45)을 통해 기준전압단자(44) 까지 연장된다.
도21에 있어서, 기준전압단자(44)로부터 회로에 유입하는 정의 정전기를 저저항의 정전기의 바이패스를 통해 입/출력단자(42)로 바이패스시킬 수 있으며, 상기 저저항의 정전기의 바이패스는, 기준전압단자(44)로부터, (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39b)의 순방향다이오드, 입/출력신호선(43), 및 입/출력단자(42) 까지 연장된다.
도21에 있어서, 기준전압단자(44)로부터 회로에 유입하는 정의 정전기를 저저항의 정전기의 바이패스를 통해 전원공급단자(51)로 바이패스시킬 수 있으며, 상기 저저항의 정전기의 바이패스는, 기준전압단자(44)로부터, 기준전압선(45), (p형 캐소드게이트 고농도불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39c)의 순방향다이오드, 전원공급선(52), 및 전원공급단자(51) 까지 연장된다.
보호다이오드(41a,41b)간의 브레이크다운전압 이상의 전압인가에 대해 반도체 집적회로(40d)가 파괴되지 않은 경우, 도21의 정전기 보호회로를 채용함으로써, 하나 이상의 보호다이오드를 제거할 수 있으며, 이에 따라, 정전기 보호회로의 레이아웃면적을 축소할 수 있어, 반도체 집적회로가 형성되는 칩면적을 축소할 수 있다, 따라서, 웨이퍼상에 조립되는 반도체 집적회로의 칩의 수를 증가시킬 수 있어, 반도체 집적회로의 칩의 비용이 저감되는 효과를 제공한다. 웰저항기(46)는 상기 예에서는 반도체 집적회로(40d)에 유입하는 정전기를 제한하기 위해 제공되는 것이나, 반도체 집적회로(40d)의 정전기 내저항이 비교적 높은 경우, 웰저항(46)은 생략될 수도 있다.
도22는 본 발명의 다른 실시예에 의한 상기 정전기 보호장치를 포함하는 정전기 보호회로를 도시한 개략도로, 이 정전기 보호회로는, 반도체 집적회로의 임의의 입/출력단자, 전원공급단자, 기준전압와 다른 입/출력단자, 전원공급단자, 기준전압와 다른 단자사이의 모든 정전기를 바이패스시킬 수 있다.
도22의 정전기 보호회로는 도20에 나타낸 정전기 보호회로에서, 정전기 보호장치(39a)와 보호다이오드(41a)를 생략한 것이다.
도22의 정전기 보호회로에서도, 상세히 후술되는 바와 같이, 반도체 집적회로의 임의의 입/출력단자, 전원공급단자, 기준전압단자와 다른 입/출력단자, 전원공급단자, 기준전압단자 사이에서 정전기를 바이패스시킬 수 있는 정전기 보호회로가 형성된다.
도22에 있어서 입/출력단자(42)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 전원공급단자에 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 입/출력단자(42)로부터, 입/출력신호선(43), 정전기 보호장치(39b), 기준전압선(45), (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39c)의 순방향 다이오드, 전원공급선(52) 및 전원공급단자(51) 까지 연장된다.
도22에 있어서 입/출력단자(42)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 기준전압단자(44)로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 입/출력단자(42)로부터, 입/출력신호선(43), 정전기 보호장치(39b), 기준전압선(45) 및 기준전압단자(44) 까지 연장된다.
도22에 있어서, 전원공급단자(51)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 입/출력단자(42)로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 전원공급단자(51)로부터, 전원공급선(52), 정전기 보호장치(39c), 기준전압선(45),보호다이오드(41b), (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39b)의 순방향다이오드, 입/출력신호선(43)을 거쳐 입/출력신호단자(42) 까지 연장된다.
도22에 있어서, 전원공급단자(51)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 기준전압단자(44)로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 전원공급단자(51)로부터 ,전원공급선(52), 정전기 보호장치(39c), 기준전압선(45)을 지나 기준전압단자(44) 까지 연장된다.
도22에 있어서, 기준전압단자(44)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 입/출력단자(42)로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 기준전압단자(44)로부터, (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39b)의 순방향다이오드와, 보호다이오드(41b), 입/출력신호선(43), 및 입/출력단자(42) 까지 연장된다.
도22에 있어서, 기준전압단자(44)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 전원공급단자(51)로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 기준전압단자(44)로부터, 기준전압선(45), (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39c)의 순방향다이오드, 전원공급선(52), 및 전원공급단자(5l) 까지 연장된다.
도22의 정전기 보호회로에 있어서, 도20의 정전기 보호회로와 비교하여, (반도체 집적회로(40d)와 전원공급선(52)간의) 접점(58)과 (반도체 집적회로(40d)와 입/출력신호선(43)간의) 접점(59) 사이에, 보호다이오드(41a)의 브레이크다운 전압 이상의 과전압이 반도체 집적회로(40d)에 단시간 인가될 가능성이 있다. 그러나, 반도체 집적회로(40d)가 정전기 보호장치(39b 또는 39c)의 턴온전압 정도의 단시간의 과전압에 대한 충분한 내저항이 있는 경우, 도20의 정전기 보호장치(39a)와 보호다이오드(41a)를 생략함으로써 정전기 보호회로의 레이아웃면적을 축소할 수 있고, 반도체 집적회로가 형성되는 칩면적을 축소할 수 있다. 이에 따라, 반도체 집적회로의 칩의 비용이 저감되는 효과가 있다. 상기 실시예에서 웰저항(46)은 반도체 집적회로(40d)로 유입하는 정전기를 제한하기 위한 것이나, 반도체 집적회로(40d)의 정전기 내저항에 따라, 웰저항(46)을 생략하는 것도 가능하다.
도23은 본 발명에 의한 상기 정전기 보호장치를 포함하는 정전기 보호회로를
도시한 개략도로, 상기 회로는, 반도체 집적회로의 임의의 입/출력단자, 전원공급단자, 기준전압단자에서 다른 입/출력단자, 전원공급단자, 기준전압단자 사이의 정전기를 바이패스시킬 수 있다.
도23은 도22에 나타낸 정전기 보호회로중 보호다이오드(41b)를 더 생략한 정전기 보호회로이다.
도23에서 입/출력단자(42)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 전원공급단자로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 입/출력단자(42)로부터, 입/출력신호선(43), 정전기 보호장치(39b), 기준전압선(45), (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는) 정전기 보호장치(39c)의 순방향다이오드, 전원공급선(52)을 지나, 전원공급단자(5l) 까지 형성된다.
도23에서 입/출력단자(42)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 기준압단자(44)로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 입/출력단자(42)로부터, 입/출력신호선(43), 정전기 보호장치(39b), 기준전압선(45)을 지나, 기준전압단자(44) 까지 형성된다.
도23에서, 전원공급단자(51)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 입/출력단자(42)로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 전원공급단자(51)로부터, 전원공급선(52), 정전기 보호장치(39c), 기준전압선(45), (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는 정전기 보호장치(39b)의 순방향다이오드, 입/출력신호선(43), 및 입/출력신호(42) 까지 형성된다.
도23에서, 전원공급단자(51)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 기준전압단자(44)로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 전원공급단자(51)로부터, 전원공급선(52), 정전기 보호장치(39c), 기준전압선(45)을 지나, 기준전압단자(44) 까지 형성된다.
도23에서, 기준전압단자(44)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 입/출력단자(42)로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 기준전압단자(44)로부터, (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는 정전기 보호장치(39b)의 순방향다이오드, 입/출력신호선(43) 및 입/출력단자(42) 까지 형성된다.
도23에서, 기준전압단자(44)로부터 회로에 유입하는 정의 정전기를 저저항 정전기 바이패스를 통해 전원공급단자(51)로 바이패스시킬 수 있으며, 상기 저저항 정전기 바이패스는, 기준전압단자(44)로부터, 기준전압선(45), (p형 캐소드게이트 고농도 불순물영역(7), p형기판(1), n형웰(2), n형 애노드게이트 고농도 불순물영역(5)(도1)을 포함하는 정전기 보호장치(39c)의 순방향다이오드, 전원공급선(52), 및 전원공급단자(51) 까지 형성된다.
도23의 정전기 보호회로에 있어서, 도22의 정전기 보호회로와 비교하여, (반도체 집적회로(40d)와 기준전압선(45)간의) 접점(60)과 (반도체 집적회로(40d)와 입/출력신호선(43)간의) 접점(59) 사이에, 보호다이오드(41a)의 브레이크다운 전압 이상의 과전압이 반도체 집적회로(40d)에 단시간 인가될 가능성이 있다. 그러나, 반도체 집적회로(40d)가 정전기 보호장치(39b)의 턴온 전압 정도의 단시간의 과전압에 대하여 충분한 내저항이 있는 경우, 도22의 보호다이오드(41b)의 생략에 의해 정전기 보호회로의 레이아웃 면적을 축소할 수 있어, 반도체 집적회로가 형성되는 칩면적을 축소할 수 있다. 이에 따라, 반도체 집적회로의 칩의 비용이 저감되는 효과가 있다. 상기 실시예에서, 웰저항(46)은 반도체 집적회로(40d)에 유입하는 정전기를 제한하기 위한 것이나, 반도체 집적회로(40d)의 정전기 내저항이 비교적 높은 경우에는 웰저항(46)을 생략하는 것도 가능하다.
본 발명에 의한 트리거다이오드를 구비한 사이리스터구조에 의하면, n형웰과 p형기판(또는 p형웰), 또는 p형웰과 n형기판(또는 n형웰)의 브레이크다운 전압 이하의 저전압으로 턴온될수 있는 정전기 보호장치를 제공할 수 있다. 이에 따라, 정전기방전현상에 의한 반도체 집적회로의 파괴를 효과적으로 방지할 수 있는 정전기 보호장치를 얻을 수 있다. 또한, 반도체 집적회로의 제조시, 살리사이드 공정이 채용되더라도, 트리거다이오드의 p형 고농도 불순물영역과 n형 고농도 불순물영역이 전기적으로 절연될 수 있다. 이에 따라, 사이리스터의 애노드와 캐소드가 전기적으로 단락하여 반도체 집적회로의 동작이 저해되는 문제를 방지할 수 있다.
또한, 트리거다이오드 또는 보호다이오드의 제조에 있어서, 본 발명에 의한 p형 고농도 이온주입 또는 n형 고농도 이온주입마스크의 레이아웃을 사용하면, 반도체 집적회로의 제조공정시 살리사이드공정이 사용되는 경우에 일어날 수 있는, 다이오드의 캐소드와 애노드가 전기적으로 단락하여 반도체 집적회로에 리크전류가 발생하는 문제를 방지할 수 있다.
본 발명에 의한 사이리스터의 트리거다이오드의 제조방법에 의하면, 반도체 집적회로의 제조공정시 살리사이드공정이 사용되더라도, 어떠한 다른 공정이나 포토마스크를 부가하지 않으며, 또한, 반도체 집적회로의 제조비용을 증가시키지 않고 정전기 보호장치를 제조할 수 있다.
본 발명의 정전기 보호장치를 포함하는 정전기 보호회로에 의하면, 전원공급선과 입/출력신호선 사이, 기준전압선과 입/출력신호선 사이, 및 전원공급선과 기준전압선 사이에, 정전기 바이패스를 형성할 수 있어, 전원공급선과 입/출력신호선 사이, 기준전압선과 입/출력신호선 사이, 및 전원공급선과 기준전압선 사이에 접속되는 반도체 집적회로를 정전기방전현상에 의한 파괴로부터 보호할 수 있다.
본 발명의 정전기 보호장치를 포함하는 정전기 보호회로에 있어서, 회로에 유입하거나 또는 유출하는 정전기에 대해 반도체 집적회로의 정전기 브레이트다운 내저항 및/또는 소정의 정전기 브레이크다운 내저항에 따라, 상기 정전기 보호회로를 형성하는 하나 이상의 정전기 보호장치 및 하나 이상의 보호 다이오드를 제거할 수 있다. 이에 따라, 정전기 보호회로가 점유하는, 반도체 집적회로가 실장되는 칩의 레이아웃 면적을 축소시킬 수 있어, 칩의 크기를 축소시킬 수 있다. 이에 따라, 웨이퍼상에 실장되는 칩의 수를 증가시킬 수 있어, 칩의 제조코스트를 감소시킬 수 있다.
본 발명의 범위 및 정신에 벗어남이 없이 당업자들에 의해 다양한 다른 변경들이 실시될수 있다. 따라서, 첨부된 특허청구의 범위는 상기한 설명에 한정되지 않고, 더 넓게 해석되어야 한다.
Claims (28)
- 반도체 집적회로의 입력부 또는 출력부에 제공되어 상기 반도체 집적회로의 내부 또는 외부에서 유입하는 정전기 서지로부터 상기 반도체 집적회로의 내부회로를 보호하는 정전기 보호장치로서,사이리스터; 및상기 사이리스터를 저전압으로 트리거하며, n형 캐소드 고농도 불순물영역, p형 애노드 고농도 불순물영역, 및 상기 n형 캐소드 고농도 불순물영역의 표면에 형성되는 실리사이드층을 상기 p형 애노드 고농도 불순물영역의 표면에 형성되는 다른 실리사이드층으로부터 전기적으로 절연하는 절연수단을 갖는 트리거 다이오드를 포함하는 정전기 보호장치.
- 제 1 항에 있어서, 상기 절연수단은,상기 n형 캐소드 고농도 불순물영역과 p형 애노드 고농도 불순물영역 사이에 형성되어 상기 반도체 집적회로의 M0S 트랜지스터의 게이트를 제공하는 게이트산화막;상기 게이트산화막 위에 패터닝된 폴리실리콘; 및상기 게이트산화막의 측벽과 폴리실리콘의 측벽에 제공되어 상기 n형 캐소드 고농도 불순물영역의 표면에 형성되는 실리사이드층을 상기 p형 애노드 고농도 불순물영역의 표면에 형성되는 실리사이드층으로부터 전기적으로 절연하는 게이트측벽 절연체를 포함하는 정전기 보호장치.
- 제 1 항에 있어서, 상기 절연수단은 상기 n형 캐소드 고농도 불순물영역과 p형 애노드 고농도 불순물영역 사이에 형성되어 상기 반도체 집적회로의 M0S 트랜지스터의 소자분리영역을 제공하는 소자분리절연체를 포함하는 정전기 보호장치.
- 제 1 항에 있어서, 상기 정전기 보호장치는 p형 반도체기판에 형성되어 있고,상기 n형 캐소드 고농도 불순물영역은 n형웰에 형성되어 있고,상기 p형 애노드 고농도 불순물영역의 일부는 n형웰에 포함되어 있고,상기 p형 애노드 고농도 불순물영역의 다른 일부는 p형 반도체기판 또는 p형웰에 포함되어 있는 정전기 보호장치.
- 제 1 항에 있어서, 상기 정전기 보호장치는 p형 반도체기판에 형성되어 있고,상기 p형 애노드 고농도 불순물영역은 p형 반도체기판 또는 p형웰에 형성되어 있고,상기 n형 캐소드 고농도 불순물영역의 일부는 n형웰에 포함되어 있고,상기 n형 캐소드 고농도 불순물영역의 다른 일부는 p형 반도체기판 또는 p형웰에 포함되어 있는 정전기 보호장치.
- 제 1 항에 있어서, 상기 정전기 보호장치는 n형 반도체기판에 형성되어 있고,상기 n형 캐소드 고농도 불순물영역은 n형 반도체기판에 형성되어 있고,상기 p형 애노드 고농도 불순물영역의 일부는 p형웰에 포함되고 있고,상기 p형 애노드 고농도 불순물영역의 다른 일부는 n형 반도체기판 또는 n형웰에 포함되어 있는 정전기 보호장치.
- 제 1 항에 있어서, 상기 정전기 보호장치는 n형 반도체기판에 형성되어 있고,상기 p형 애노드 고농도 불순물영역은 p형웰에 형성되어 있고,상기 n형 캐소드 고농도 불순물영역의 일부는 p형웰에 포함되고 있고,상기 n형 캐소드 고농도 불순물영역의 다른 일부는 n형 반도체기판 또는 n형웰에 포함되어 있는 정전기 보호장치.
- 제 3 항에 있어서, 상기 정전기 보호장치는 p형 반도체기판에 형성되어 있고,상기 n형 캐소드 고농도 불순물영역은 n형웰내에 형성되어 있고,상기 p형 애노드 고농도 불순물영역의 일부는 n형웰에 포함되고 있고,상기 p형 애노드 고농도 불순물영역의 다른 일부는 p형 반도체기판 또는 p형웰에 포함되어 있는 정전기 보호장치.
- 제 3 항에 있어서, 상기 정전기 보호장치는 p형 반도체기판에 형성되어 있고,상기 p형 애노드 고농도 불순물영역은 p형 반도체기판 또는 p형웰내에 형성되어 있고,상기 n형 캐소드 고농도 불순물영역의 일부는 n형웰에 포함되어 있고,상기 n형 캐소드 고농도 불순물영역의 다른 일부는 p형 반도체기판 또는 p형웰에 포함되어 있는 정전기 보호장치.
- 제 3 항에 있어서, 상기 정전기 보호장치는 n형 반도체기판에 형성되어 있고,상기 n형 캐소드 고농도 불순물영역은 n형 반도체기판내에 형성되어 있고,상기 p형 애노드 고농도 불순물영역의 일부는 p형웰에 포함되어 있고,상기 p형 애노드 고농도 불순물영역의 다른 일부는 n형 반도체기판 또는 n형웰에 포함되어 있는 정전기 보호장치.
- 제 3 항에 있어서, 상기 정전기 보호장치는 n형 반도체기판에 형성되어 있고,상기 p형 애노드 고농도 불순물영역은 p형웰내에 형성되어 있고,상기 n형 캐소드 고농도 불순물영역의 일부는 p형웰에 포함되어 있고,상기 n형 캐소드 고농도 불순물영역의 다른 일부는 n형 반도체기판 또는 n형웰에 포함되어 있는 정전기 보호장치.
- 청구항 1에 따른 정전기 보호장치의 제조방법으로서,n형 캐소드 고농도 불순물영역을 형성하는 단계;p형 애노드 고농도 불순물영역을 형성하는 단계; 및상기 n형 캐소드 고농도 불순물영역의 표면에 형성되는 실리사이드층을 p형 애노드 고농도 불순물영역의 표면에 형성되는 다른 실리사이드층으로부터 전기적으로 절연하는 절연수단을 형성하는 단계를 포함하는 정전기 보호장치의 제조방법.
- 제 12 항에 있어서, 상기 절연수단 형성 단계는,반도체 집적회로의 MOS 트랜지스터의 게이트를 형성하는 게이트산화막을 실리콘기판상에 형성하는 단계;M0S 트랜지스터의 게이트전극을 형성하는 폴리실리콘을 상기 게이트산화막상에 패터닝하는 단계;상기 폴리실리콘 및 p형 이온 주입 레지스트를 마스크로 이용하여 p형 불순물을 이온주입하는 단계;상기 폴리실리콘 및 n형 이온주입 레지스트를 마스크로 이용하여 n형 불순물을 이온주입하는 단계;상기 폴리실리콘의 측벽과 게이트산화막의 측벽상에 게이트 측벽 절연체를 형성하는 단계; 및상기 n형 캐소드 고농도 불순물영역의 표면과 p형 애노드 고농도 불순물영역의 표면에 실리사이드층을 형성하는 단계를 포함하는 정전기 보호장치의 제조방법.
- 제 13 항에 있어서, p형 또는 n형 불순물을 이온주입하는 단계 전에,사이리스터의 트리거 다이오드의 n형 캐소드 고농도 불순물영역이 p형 기판 또는 p형웰과 PN 접합을 형성하는 경우에, n형 불순물 주입영역의 에지에서 떨어진 폴리실리콘영역의 위치에 p형 이온 주입용 포토마스크의 에지를 배열하는 정전기 보호장치의 제조방법.
- 제 13 항에 있어서, p형 또는 n형 불순물을 이온주입하는 단계 전에,사이리스터의 트리거 다이오드의 p형 캐소드 고농도 불순물영역이 n형 기판 또는 n형웰과 PN 접합을 형성하는 경우에, p형 불순물 주입영역의 에지에서 떨어진 폴리실리콘영역의 위치에 n형 이온 주입용 포토마스크의 에지를 배열하는 정전기 보호장치의 제조방법.
- 제 12 항에 있어서, 상기 절연수단 형성 단계는,반도체 집적회로의 MOS 트랜지스터가 형성되는 활성영역을 다른 활성 영역으로부터 분리하는 소자분리절연체를 형성하는 단계;상기 소자분리절연체 및 p형 이온 주입 레지스트를 마스크로 이용하여 p형 불순물을 이온주입하는 단계;상기 소자분리절연체 및 n형 이온 주입 레지스트를 마스크로 이용하여 n형 불순물을 이온주입하는 단계; 및상기 p형 애노드 고농도 불순물영역의 표면과 n형 캐소드 고농도 불순물영역의 표면에 실리사이드층을 형성하는 단계를 포함하는 정전기 보호장치의 제조방법.
- 제 16 항에 있어서, 상기 p형 또는 n형 불순물을 이온주입하는 단계 전에,사이리스터의 트리거 다이오드의 n형 캐소드 고농도 불순물영역이 p형 기판 또는 p형웰과 PN 접합을 형성하는 경우에, n형 불순물 주입영역의 에지에서 떨어진 트리거 다이오드의 중앙 또는 그 근처의 소자분리절연체상의 위치에 p형 이온 주입용 포토마스크의 에지를 배열하는 정전기 보호장치의 제조방법.
- 제 16 항에 있어서, 상기 p형 또는 n형 불순물을 이온주입하는 단계 전에 :사이리스터의 트리거 다이오드의 p형 애노드 고농도 불순물영역과 n형 기판 또는 n형웰의 PN 접합을 형성하는 경우에, p형 불순물 주입영역의 에지에서 떨어진 트리거 다이오드의 중앙 또는 그 근처의 소자분리절연체상의 위치에 n형 이온 주입용 포토마스크의 에지를 배열하는 정전기 보호장치의 제조방법.
- 반도체 집적회로의 입/출력단자를 통해 반도체 집적회로로 유입하는 정전기 서지를 기준전압선에 대해 바이패스시키는 정전기 보호회로로서,청구항 1에 따른 트리거 다이오드를 가진 정전기 보호장치; 및보호 다이오드를 포함하고 :상기 정전기 보호장치와 보호 다이오드는 반도체 집적회로 입/출력신호선과 기준전압선 사이에 병렬로 배치되어 있고,상기 정전기 보호장치에 제공된 사이리스터의 애노드와 애노드 게이트 및 상기 보호 다이오드의 캐소드는 상기 입/출력신호선에 접속되어 있고,상기 사이리스터의 캐소드와 캐소드 게이트 및 상기 보호 다이오드의 애노드는 상기 기준전압선에 접속되어 있으며,상기 정전기 보호장치는 상기 사이리스터의 애노드와 보호 다이오드의 캐소드 사이에, 기판과 반대의 도전형을 가진, 웰내에 형성된 저항기를 더 포함하는 정전기 보호회로.
- 반도체 집적회로의 입/출력 단자를 통해 반도체 집적회로로 유입하는 정전기 서지를 전원공급선에 대해 바이패스시키는 정전기 보호회로로서 :청구항 1에 따른 트리거 다이오드를 가진 정전기 보호장치; 및n형 기판 또는 n형웰내에 형성된 보호 다이오드를 포함하며 :상기 정전기 보호장치와 보호 다이오드는 반도체 집적회로의 입/출력신호선과 전원공급선 사이에 병렬로 배치되어 있고;상기 정전기 보호장치에 제공된 사이리스터의 애노드와 애노드 게이트 및 상기 보호 다이오드의 캐소드는 상기 반도체 집적회로의 전원공급선에 접속되어 있고;상기 사이리스터의 캐소드와 보호 다이오드의 애노드는 입/출력신호선에 접속되어 있고;상기 사이리스터의 캐소드 게이트는 상기 기준전압선에 접속되어 있으며;상기 정전기 보호장치는 사이리스터의 캐소드와 보호 다이오드의 애노드 사이에, 기판과 반대의 도전형을 가진, 웰내에 형성된 저항기를 더 포함하는 정전기 보호회로.
- 반도체 집적회로의 전원공급선을 통해 반도체 집적회로로 유입하는 정전기 서지를 기준전압선에 대해 바이패스시키는 정전기 보호회로로서,청구항 1에 따른 트리거 다이오드를 가진 정전기 보호장치를 포함하고 :상기 정전기 보호장치는 반도체 집적회로의 전원공급선과 기준전압선 사이에 배치되어 있고;상기 정전기 보호장치에 제공된 사이리스터의 애노드와 애노드 게이트는 전원공급선에 접속되어 있으며;상기 사이리스터의 캐소드와 캐소드 게이트는 기준전압선에 접속되어 있는 정전기 보호회로.
- 제 19 항에 있어서, 상기 보호 다이오드의 n형 캐소드 고농도 불순물영역과 p형 애노드 고농도 불순물영역은 청구항 12에 따른 정전기 보호장치의 제조방법에 따라 제조되는 정전기 보호회로.
- 제 20 항에 있어서, 상기 보호 다이오드의 n형 캐소드 고농도 불순물영역과 p형 애노드 고농도 불순물영역은 청구항 12에 따른 정전기 보호장치의 제조방법에 따라 제조되는 정전기 보호회로.
- 제 21 항에 있어서, 상기 보호 다이오드의 n형 캐소드 고농도 불순물영역과 p형 애노드 고농도 불순물영역은 청구항 12에 따른 정전기 보호장치의 제조방법에 따라 제조되는 정전기 보호회로.
- 반도체 집적회로의 입/출력단자, 기준전압단자, 및 전원공급단자중 하나를 통해 반도체 집적회로로 유입하는 정전기 서지를 다른 입/출력단자, 기준전압단자, 및 전원공급단자에 대해 바이패스시키는 정전기 보호회로로서,청구항 19에 따른 제 1 정전기 보호회로;청구항 20에 따른 제 2 정전기 보호회로; 및청구항 21에 따른 제 3 정전기 보호회로를 포함하며 :상기 제 1 정전기 보호회로는 상기 반도체 집적회로의 입/출력신호선과 기준전압선 사이에 제공되어 있고;상기 제 2 정전기 보호회로는 상기 반도체 집적회로의 입/출력신호선과 전원공급선 사이에 제공되어 있으며;상기 제 3 정전기 보호회로는 상기 전원공급선과 기준전압선 사이에 제공되어 있는 정전기 보호회로.
- 반도체 집적회로의 입/출력단자, 기준전압단자, 및 전원공급단자중 하나를 통해 반도체 집적회로로 유입하는 정전기 서지를 다른 입출력단자, 기준전압단자, 및 전원공급단자에 대해 바이패스시키며, 각각 청구항 1에 따른 트리거 다이오드를 가진 제 1, 제 2, 및 제 3 정전기 보호장치를 포함하는 정전기 보호회로로서,제 1 정전기 보호장치에 제공된 제 1 사이리스터의 애노드와 애노드 게이트는 상기 반도체 집적회로의 전원공급선에 접속되며;상기 제 1 사이리스터의 캐소드는 상기 반도체 집적회로의 입/출력신호선에 접속되며;상기 제 1 사이리스터의 캐소드 게이트는 상기 반도체 집적회로의 기준전압선에 접속되고;제 2 정전기 보호장치에 제공된 제 2 사이리스터의 애노드와 애노드 게이트는 상기 반도체 집적회로의 입/출력신호선에 접속되며;상기 제 2 사이리스터의 캐소드 및 캐소드 게이트는 상기 반도체 집적회로의 기준전압선에 접속되고;제 3 정전기 보호장치에 제공된 제 3 사이리스터의 애노드와 애노드 게이트는 상기 반도체 집적회로의 전원공급선에 접속되며;상기 제 3 사이리스터의 캐소드 및 캐소드 게이트는 상기 반도체 집적회로의 기준전압선에 접속되는 정전기 보호회로.
- 반도체 집적회로의 입/출력단자, 기준전압단자, 및 전원공급단자중 하나를 통해 반도체 집적회로로 유입하는 정전기 서지를 다른 입/출력단자, 기준전압단자, 및 전원공급단자에 대해 바이패스시키는 정전기 보호회로로서,청구항 19에 따른 제 1 정전기 보호회로; 및청구항 21에 따른 제 2 정전기 보호회로를 포함하며 :상기 제 1 정전기 보호회로는 상기 반도체 집적회로의 입/출력신호선과 기준전압선 사이에 제공되어 있고,상기 제 2 정전기 보호회로는 상기 반도체 집적회로의 전원공급선과 기준전압선 사이에 제공되어 있는 정전기 보호회로.
- 반도체 집적회로의 입/출력단자, 기준전압단자, 및 전원공급단자중 하나를 통해 유입하는 정전기 서지를 다른 입/출력단자, 기준전압단자, 및 전원공급단자에 대해 바이패스시키는 정전기 보호회로로서,상기 반도체 집적회로의 기준전압선과 입/출력신호선 사이에 제공되어 청구항 1에 따른 트리거 다이오드를 가진 제 1 정전기 보호장치; 및상기 반도체 집적회로의 기준전압선과 전원공급선 사이에 제공되어 청구항 1에 따른 트리거 다이오드를 가진 제 2 정전기 보호장치를 포함하며 :상기 제 1 정전기 보호장치에 제공된 제 1 사이리스터의 애노드와 애노드 게이트는 상기 반도체 집적회로의 입/출력신호선에 접속되고;제 1 사이리스터의 캐소드와 캐소드 게이트는 상기 반도체 집적회로의 기준전압선에 접속되고;상기 제 2 정전기 보호장치에 제공된 제 2 사이리스터의 애노드와 애노드 게이트는 상기 반도체 집적회로의 전원공급선에 접속되며;상기 제 2 사이리스터의 캐소드와 캐소드 게이트는 상기 반도체 집적회로의 기준전압선에 접속되는 정전기 보호회로.
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