JP4245644B1 - 静電気放電保護装置及びこれを備えた半導体集積回路 - Google Patents
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Abstract
【課題】 レイアウトサイズを縮小可能で、静電気放電による過電流流入時に半導体集積回路への過電圧印加を低いターンオン電圧で抑制可能なサイリスタ構造の静電気保護装置を提供する。
【解決手段】 第１導電型の半導体基板１と、第２導電型のウェル２と、半導体基板表面に形成される第２導電型でウェルより高不純物濃度のカソード及びアノードの一方となる第１不純物領域６と、半導体基板表面に形成される第１導電型で半導体基板より高不純物濃度の第１コンタクト不純物領域７と、ウェル表面上においてウェル表面に接して形成される第１導電型でカソード及びアノードの他方となる第２不純物領域４と、ウェル表面に形成される第２導電型でウェルより高不純物濃度の第２コンタクト不純物領域５と、半導体基板とウェルの境界領域の半導体基板表面とウェル表面の両方に跨って形成される第２導電型でウェルより高不純物濃度の境界不純物領域８を備える。
【選択図】 図１
【解決手段】 第１導電型の半導体基板１と、第２導電型のウェル２と、半導体基板表面に形成される第２導電型でウェルより高不純物濃度のカソード及びアノードの一方となる第１不純物領域６と、半導体基板表面に形成される第１導電型で半導体基板より高不純物濃度の第１コンタクト不純物領域７と、ウェル表面上においてウェル表面に接して形成される第１導電型でカソード及びアノードの他方となる第２不純物領域４と、ウェル表面に形成される第２導電型でウェルより高不純物濃度の第２コンタクト不純物領域５と、半導体基板とウェルの境界領域の半導体基板表面とウェル表面の両方に跨って形成される第２導電型でウェルより高不純物濃度の境界不純物領域８を備える。
【選択図】 図１
Description
本発明は、静電気放電によって半導体集積回路に生じる過電流または過電圧から半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置、及び、静電気放電保護装置を備えた半導体集積回路に関する。
半導体集積回路が、帯電した人体や機械装置と接触した際に、半導体集積回路へ過電流が流入する、或いは、摩擦等で帯電した半導体集積回路が外部の導体に接触した際に、半導体集積回路の外部へ過電流を放出する等の静電気放電現象が起こる場合がある。この静電気放電現象が発生する際には、半導体集積回路の内部を瞬時に過電流が流れ、或いは、過電圧が半導体集積回路内部に印加されるので、半導体集積回路内の回路素子や配線が破壊されることがある。
静電気放電現象から半導体集積回路を保護する方策として、一般に、半導体集積回路の外部との接続用の信号端子と内部回路の間に静電気放電保護装置を接続することが行われる。静電気放電保護装置を通して、静電気放電現象時の過電流を流す低抵抗の迂回路を形成して、半導体集積回路の内部回路に印加される過電圧を低減する。
静電気放電保護装置としては、半導体集積回路の内部への過電流を制限する、拡散抵抗、ポリシリコン抵抗等の電流制限素子や、内部回路に印加される過電圧を抑制するダイオード、ＭＯＳトランジスタ、バイポーラトランジスタ、サイリスタ等の電圧クランプ素子で構成される静電気保護回路が一般に用いられる。
サイリスタは、単位素子幅当たりの電流放電能力に優れ、電流−電圧特性において、サイリスタがオン状態となるターンオン電圧よりも低い電圧で大きな電流を流すことができるスナップバック特性を示すため、過電流を流す際にサイリスタは低抵抗状態になり、半導体集積回路の内部回路への印加過電圧を低減することができる。
半導体集積回路中に形成されるサイリスタ構造として、Ｐ型不純物領域／Ｎ型ウェル／Ｐ型半導体基板／Ｎ型不純物領域からなる最も単純な構造のものが、下記の特許文献１に開示されている。この構造では、Ｎ型ウェルとＰ型半導体基板間のブレークダウンをトリガーとして、サイリスタが大電流を流すことが可能なオン状態となる。ＣＭＯＳ半導体形成プロセスでは、ウェル領域と半導体基板間のブレークダウンは高電圧であり、４０Ｖ以上になる場合がある。ウェル領域と半導体基板間のブレークダウンをトリガーとするサイリスタ構造では、微細化が進展した今日では、サイリスタがオン状態になる以前に、半導体内部回路への過電圧印加によって、半導体集積回路の内部回路に破壊が生じるという問題がある。サイリスタがオン状態となるトリガー電圧を低減する方策の一例として、図１３に示すサイリスタ構造（下記の特許文献２の第４図参照）がある。
図１３に示すサイリスタ構造では、Ｐ型半導体基板１の中にＮ型不純物拡散層で形成されたウェル２が形成されている。ウェル２の中には、Ｐ型高濃度不純物領域３３とＮ型高濃度不純物領域５が形成されている。ウェル２と半導体基板１の境界には、Ｎ型高濃度不純物領域８が形成されており、Ｎ型高濃度不純物領域８の一部はウェル２に囲まれ、一部は半導体基板１に囲まれている。ウェル２から離れた半導体基板１の領域には、Ｎ型高濃度不純物領域６とＰ型高濃度不純物領域７が形成されている。Ｐ型高濃度不純物領域３３とＮ型高濃度不純物領域５はコンタクト１０ｅとメタル配線１５とを介して、アノード端子３５に接続されている。Ｎ型高濃度不純物領域６とＰ型高濃度不純物領域７は、コンタクト１０ｆとメタル配線１６を介して、カソード端子３６に接続されている。図１３に示すサイリスタがオン状態となるトリガーは、Ｎ型高濃度不純物領域８と半導体基板１で形成されるダイオードのブレークダウンであり、そのブレークダウン電圧は、ウェル２と半導体基板１間のブレークダウン電圧より低くなる。
半導体集積回路の微細化が進み、集積回路の高速動作を目指すようになると、ＭＯＳトランジスタのソース／ドレイン拡散抵抗やゲート配線抵抗を低減するために、サリサイド工程（自己整合シリサイド）が用いられるようになった。サリサイド工程では、低抵抗化するシリコン基板表面及びポリシリコン表面を露出させた状態で、チタンやコバルト等の高融点金属を堆積した後、熱処理を加えることによって、シリコン表面とポリシリコン表面にシリコンと高融点金属の合金（シリサイド）を形成する。サイリスタのアノードであるＰ型高濃度不純物領域３３とＮ型高濃度不純物領域８は、基板の表面に形成されており、サリサイド工程が用いられる場合に、Ｐ型高濃度不純物領域３３とＮ型高濃度不純物領域を電気的に絶縁するためには、表面にシリサイドが形成されない素子分離絶縁体３を両者の間に形成する必要がある。
図１４は、図１３で説明したサイリスタからなる静電気放電保護装置３４を、半導体集積回路の電源供給線２８と基準電圧線２９の間に配置し、静電気放電時における電源供給端子２１と基準電圧端子２２間の過電流から半導体集積回路の内部回路３２を保護するための保護回路を形成する一例である。静電気放電保護装置３４内のサイリスタがトリガー電圧に達すると、サイリスタがオン状態となり、電源供給線２８と基準電圧線２９との間に低抵抗経路が形成され、電源供給端子２１から流入する静電気放電に伴う過電流を基準電圧端子２２に逃がし、電源供給線２８と基準電圧線２９に接続された半導体集積回路の内部回路３２の破壊を防ぐ。
半導体集積回路の中に作りこまれる静電気放電保護装置の一種であるサイリスタには、Ｐ型半導体基板に形成されたＮ型ウェルを使用する場合、Ｎ型ウェル内のアノードとなるＰ型高濃度不純物領域、Ｎ型ウェルとのコンタクトを形成するためのＮ型高濃度不純物領域、Ｐ型半導体基板表面のカソードとなるＮ型高濃度不純物領域、Ｐ型半導体基板とのコンタクトを形成するためのＰ型高濃度不純物領域の４つの不純物注入領域が存在する。更に、トリガー電圧を低減するためのＮ型高濃度不純物領域がＮ型ウェルとＰ型半導体基板の境界部分に存在し、少なくとも５つ以上の不純物注入領域を、サイリスタの電流方向である基板面に水平な方向に並べて配置しなくてはならないため、サイリスタの電流方向のレイアウトサイズは大きくなる。サイリスタを静電気放電保護装置として組み込んだ半導体チップの製造コストを増大させないためには、サイリスタのレイアウトサイズを低減する必要がある。
静電気放電の際に、半導体集積回路の内部回路への過電圧印加をより低減するためには、トリガー電圧低減用のＮ型高濃度不純物領域とＰ型半導体基板間のブレークダウン電圧よりも更に低電圧でオン状態となる静電気放電保護装置が必要である。図１５は、図１３の構造を持つサイリスタについて、２次元デバイスシミュレータを用いて電流−電圧特性を計算した際のアノード端子における電流−電圧特性の一例である。サイリスタが大きな電流を流すことができるオン状態となるターンオン電圧は、３１Ｖ程度である。低電源電圧の半導体集積回路で利用する際には、静電気放電による半導体集積回路の内部回路への過電圧印加を更に抑制する必要があるために、サイリスタがオン状態となるターンオン電圧を更に低減することが所望される。
本発明は、上記問題点に鑑みてなされたものであり、その第１の目的は、半導体集積回路内で利用される静電気放電保護装置のレイアウトサイズを低減可能なサイリスタ構造の静電気放電保護装置とそれを用いた半導体集積回路を提供する点にあり、更に、その第２の目的は、静電気放電による過電流流入時に、半導体集積回路への過電圧印加を低いターンオン電圧で抑制可能なサイリスタ構造の静電気保護装置とそれを用いた半導体集積回路を提供する点にある。
上記目的を達成するための本発明に係る静電気放電保護装置は、静電気放電によって半導体集積回路に生じる過電流または過電圧から前記半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置であって、前記半導体集積回路が形成される第１導電型の半導体基板と、前記半導体基板表面に形成される前記第１導電型と逆導電型の第２導電型のウェルと、前記半導体基板表面に形成される前記第２導電型で前記ウェルより高不純物濃度の前記サイリスタ構造のカソード及びアノードの一方となる第１不純物領域と、前記半導体基板表面に形成される前記第１導電型で前記半導体基板より高不純物濃度の第１コンタクト不純物領域と、前記ウェル表面上において下面が前記ウェル表面に接して形成される第１導電型で前記サイリスタ構造のカソード及びアノードの他方となる第２不純物領域と、前記ウェル表面に形成される前記第２導電型で前記ウェルより高不純物濃度の第２コンタクト不純物領域と、前記半導体基板と前記ウェルの境界領域の前記半導体基板表面と前記ウェル表面の両方に跨って形成される前記第２導電型で前記ウェルより高不純物濃度の境界不純物領域と、を備えていることを第１の特徴とする。
ここで、前記第２不純物領域は、多結晶シリコン、または、単結晶シリコンで形成されているのが好ましい。
上記第１の特徴の静電気放電保護装置によれば、第２不純物領域と境界不純物領域が異なる層で形成されているため、つまり、第２不純物領域と境界不純物領域の各上面位置が異なるため、仮に各領域の表面がサリサイド化されても、その間に素子分離領域を設けずとも電気的に絶縁分離可能となるため、第２不純物領域と境界不純物領域の配置間隔を短縮でき、静電気放電保護装置全体としてのレイアウトサイズを、第２不純物領域を従来のようにウェル表面に形成する場合に比べて縮小できる。更には、第２不純物領域と境界不純物領域を近接させることができるため、境界不純物領域と半導体基板間のブレークダウン電圧で規定されるターンオン電圧を低減でき、高性能なサイリスタ構造の静電気保護装置を提供できる。
尚、第１導電型がＰ型で、第２導電型がＮ型の場合には、第１不純物領域がサイリスタ構造のカソードであり、第２不純物領域がサイリスタ構造のアノードである。逆に、第１導電型がＮ型で、第２導電型がＰ型の場合には、第１不純物領域がサイリスタ構造のアノードであり、第２不純物領域がサイリスタ構造のカソードである。
本発明に係る静電気放電保護装置は、上記第１の特徴に加えて、更に、前記第２不純物領域が、前記ウェル表面と前記境界不純物領域の表面の両表面に跨って、当該両表面と接していることを第２の特徴とする。
上記第２の特徴の静電気放電保護装置によれば、第２不純物領域が境界不純物領域上に重なるため、境界不純物領域と半導体基板間のブレークダウン電圧で規定されるターンオン電圧を更に低減できる。
本発明に係る半導体集積回路は、Ｐ型半導体基板上に形成された半導体集積回路であって、前記第１導電型がＰ型で、前記第２導電型がＮ型である上記特徴の静電気放電保護装置を備えることを第１の特徴とする。
本発明に係る半導体集積回路は、上記第１の特徴に加えて、更に、前記静電気放電保護装置の前記第２不純物領域と前記第２コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第１不純物領域と前記第１コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第２の特徴とする。
本発明に係る半導体集積回路は、上記第１の特徴に加えて、更に、前記静電気放電保護装置の前記第２不純物領域と前記第２コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第１不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第１コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第３の特徴とする。
本発明に係る半導体集積回路は、上記第１の特徴に加えて、更に、前記静電気放電保護装置の前記第２不純物領域と前記第２コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第１不純物領域と前記第１コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第４の特徴とする。
本発明に係る半導体集積回路は、Ｎ型半導体基板上に形成された半導体集積回路であって、前記第１導電型がＮ型で、前記第２導電型がＰ型である上記特徴の静電気放電保護装置を備えることを第５の特徴とする。
本発明に係る半導体集積回路は、上記第５の特徴に加えて、更に、前記静電気放電保護装置の前記第１不純物領域と前記第１コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第２不純物領域と前記第２コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第６の特徴とする。
本発明に係る半導体集積回路は、上記第５の特徴に加えて、更に、前記静電気放電保護装置の前記第１不純物領域と前記第１コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第２不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第２コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第７の特徴とする。
本発明に係る半導体集積回路は、上記第５の特徴に加えて、更に、前記静電気放電保護装置の前記第１不純物領域と前記第１コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第２不純物領域と前記第２コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第８の特徴とする。
上記第１乃至第４の特徴の半導体集積回路によれば、Ｐ型半導体基板上に形成される半導体集積回路に対して、静電気放電保護装置全体としてレイアウトサイズが縮小され、低ターンオン電圧で作動する高性能なサイリスタ構造の静電気保護装置を搭載できるため、静電気放電保護装置を集積することによるチップサイズの増大を抑制でき、半導体集積回路のチップコストを低減できるとともに、静電気放電により過電流または過電圧の印加から半導体集積回路の内部回路を保護できる。
上記第５乃至第８の特徴の半導体集積回路によれば、Ｎ型半導体基板上に形成される半導体集積回路に対して、静電気放電保護装置全体としてレイアウトサイズが縮小され、低ターンオン電圧で作動する高性能なサイリスタ構造の静電気保護装置を搭載できるため、静電気放電保護装置を集積することによるチップサイズの増大を抑制でき、半導体集積回路のチップコストを低減できるとともに、静電気放電により過電流または過電圧の印加から半導体集積回路の内部回路を保護できる。
特に、第２または第６の特徴の半導体集積回路によれば、基準電圧線に対して電源供給線に正の電荷、または、電源供給線に対して基準電圧線に負の電荷が流入する場合、電源供給線と基準電圧線間に介装された静電気放電保護装置が低抵抗迂回路として過電流を吸収するため、電源供給線と基準電圧線間に介装された半導体集積回路の内部回路への過電流または過電圧の印加が回避される。
また、第３または第７の特徴の半導体集積回路によれば、外部接続用の信号端子に対して電源供給線に正の電荷、または、電源供給線に対して外部接続用の信号端子に負の電荷が流入する場合、電源供給線と外部接続用の信号端子間に介装された静電気放電保護装置が低抵抗迂回路として過電流を吸収するため、電源供給線と外部接続用の信号端子に接続する半導体集積回路の内部回路への過電流または過電圧の印加が回避される。
また、第４または第８の特徴の半導体集積回路によれば、基準電圧線に対して外部接続用の信号端子に正の電荷、または、外部接続用の信号端子に対して基準電圧線に負の電荷が流入する場合、外部接続用の信号端子と基準電圧線間に介装された静電気放電保護装置が低抵抗迂回路として過電流を吸収するため、基準電圧線と外部接続用の信号端子に接続する半導体集積回路の内部回路への過電流または過電圧の印加が回避される。
次に、本発明に係る静電気放電保護装置と半導体集積回路（以下、適宜「本発明装置」と「本発明回路」と称す）について、図面を参照して説明する。
〈第１実施形態〉
図１に、本発明装置の第１実施形態のサイリスタ構造の断面構造を模式的に示す。図１に示すように、本発明装置は、Ｐ型半導体基板１と、Ｐ型半導体基板１の表面に形成されるＮ型ウェル２と、Ｐ型半導体基板１の表面に形成されるＮ型ウェル２より高不純物濃度のＮ型カソード不純物領域６（第１不純物領域に相当）と、Ｐ型半導体基板１の表面に形成されるＰ型半導体基板１より高不純物濃度のＰ型コンタクト不純物領域７（第１コンタクト不純物領域に相当）と、Ｎ型ウェル２の表面上において下面がＮ型ウェル２の表面に接して形成されるＰ型アノード不純物領域４（第２不純物領域に相当）と、Ｎ型ウェル２の表面に形成されるＮ型ウェル２より高不純物濃度のＮ型コンタクト不純物領域５（第２コンタクト不純物領域に相当）と、Ｐ型半導体基板１とＮ型ウェル２の境界領域のＰ型半導体基板１とＮ型ウェル２の両表面に跨って形成されるＮ型ウェル２より高不純物濃度のＮ型境界不純物領域８と、を備えて構成される。また、Ｐ型半導体基板１とＮ型ウェル２の表面に形成される各不純物領域５〜８の隣接する相互間を分離するために、素子分離絶縁体３が設けられている。
図１に、本発明装置の第１実施形態のサイリスタ構造の断面構造を模式的に示す。図１に示すように、本発明装置は、Ｐ型半導体基板１と、Ｐ型半導体基板１の表面に形成されるＮ型ウェル２と、Ｐ型半導体基板１の表面に形成されるＮ型ウェル２より高不純物濃度のＮ型カソード不純物領域６（第１不純物領域に相当）と、Ｐ型半導体基板１の表面に形成されるＰ型半導体基板１より高不純物濃度のＰ型コンタクト不純物領域７（第１コンタクト不純物領域に相当）と、Ｎ型ウェル２の表面上において下面がＮ型ウェル２の表面に接して形成されるＰ型アノード不純物領域４（第２不純物領域に相当）と、Ｎ型ウェル２の表面に形成されるＮ型ウェル２より高不純物濃度のＮ型コンタクト不純物領域５（第２コンタクト不純物領域に相当）と、Ｐ型半導体基板１とＮ型ウェル２の境界領域のＰ型半導体基板１とＮ型ウェル２の両表面に跨って形成されるＮ型ウェル２より高不純物濃度のＮ型境界不純物領域８と、を備えて構成される。また、Ｐ型半導体基板１とＮ型ウェル２の表面に形成される各不純物領域５〜８の隣接する相互間を分離するために、素子分離絶縁体３が設けられている。
Ｐ型アノード不純物領域４、Ｎ型ウェル２、Ｐ型半導体基板１、Ｎ型カソード不純物領域６の４領域によってＰＮＰＮ構造のサイリスタが形成され、Ｐ型アノード不純物領域４が当該サイリスタのアノード、Ｎ型カソード不純物領域６がカソードとなる。また、Ｎ型境界不純物領域８は、当該サイリスタがオン状態となるトリガー電圧（ターンオン電圧）を低電圧化するために設けられている。Ｎ型境界不純物領域８とＰ型半導体基板１はＰＮ接合を形成しており、当該ＰＮ接合に逆バイアスが印加される際のブレークダウンによる電流がトリガーとなって、サイリスタがオン状態となる。
Ｐ型アノード不純物領域４は、Ｎ型ウェル２の表面より上層に設けられた半導体層であり、多結晶シリコンまたは単結晶シリコンで既知の成膜方法により形成される。
各不純物領域４〜８及び素子分離絶縁体３の上方には、層間絶縁膜９が形成されており、層間絶縁膜９上には、金属配線１１〜１４が形成されている。Ｐ型アノード不純物領域４は、Ｐ型アノード不純物領域４上の層間絶縁膜９を貫通するコンタクト孔に充填されたコンタクト金属１０ａと金属配線１１を介して、アノード端子２３に接続している。Ｎ型コンタクト不純物領域５は、Ｎ型コンタクト不純物領域５上の層間絶縁膜９を貫通するコンタクト孔に充填されたコンタクト金属１０ｂと金属配線１２を介して、Ｎ型ウェル端子２４に接続している。Ｎ型カソード不純物領域６は、Ｎ型カソード不純物領域６上の層間絶縁膜９を貫通するコンタクト孔に充填されたコンタクト金属１０ｃと金属配線１３を介して、カソード端子２５に接続している。Ｐ型コンタクト不純物領域７は、Ｐ型コンタクト不純物領域７上の層間絶縁膜９を貫通するコンタクト孔に充填されたコンタクト金属１０ｄと金属配線１４を介して、Ｐ型半導体基板端子２６に接続される。
図１３に示す従来のサイリスタ構造では、サイリスタのアノード領域であるＰ型高濃度不純物領域３３とＮ型高濃度不純物領域８の間に両者を分離する素子分離絶縁体３を設け、Ｐ型高濃度不純物領域３３とＮ型高濃度不純物領域８を電気的に絶縁している。本実施形態では、サイリスタのアノードであるＰ型アノード不純物領域４をＮ型ウェル２の表面より上層に形成して、Ｐ型アノード不純物領域４とＮ型境界不純物領域８を電気的に絶縁している。半導体集積回路の製造プロセスで、サリサイド工程が使われる場合には、例えば、Ｐ型アノード不純物領域４の側壁にシリサイドが形成されない絶縁膜を、堆積または酸化によって形成することによって、サイリスタのＰ型アノード不純物領域４とＮ型境界不純物領域８を電気的に絶縁することができる。素子分離絶縁体３の最小加工寸法は、絶縁膜厚よりも一般に大きいので、本実施形態のように、サイリスタのアノード領域となるＰ型アノード不純物領域４をＮ型ウェル２の表面より上層に形成することによって、両領域４ａ、８間に素子分離絶縁体３を設ける必要が無く、Ｐ型アノード不純物領域４とＮ型境界不純物領域８間を分離する距離を短縮することが可能となり、サイリスタの電流方向（図１上の左右方向）のレイアウトサイズを縮小することが可能となる。
図２は、図１に示す本発明装置のサイリスタ構造を２次元プロセスシミュレータで作成し、２次元デバイスシミュレータで、その電流−電圧特性を計算し、アノード電流−アノード電圧特性を示したものである。このアノード電流−アノード電圧特性より、本実施形態のＰ型アノード不純物領域４をＮ型ウェル２の表面より上層に、Ｎ型ウェル２の表面に接するように形成したことで、Ｎ型境界不純物領域８とＰ型半導体基板１のＰＮ接合の逆バイアス印加時のブレークダウン電圧で規定されるターンオン電圧よりも低電圧で大きな電流を流すことができるスナップバック特性を備えたサイリスタ構造の静電気放電保護装置が形成できることが分かる。
〈第２実施形態〉
図３に、本発明装置の第２実施形態のサイリスタ構造の断面構造を模式的に示す。図３に示すように、本発明装置は、Ｐ型半導体基板１と、Ｐ型半導体基板１の表面に形成されるＮ型ウェル２と、Ｐ型半導体基板１の表面に形成されるＮ型ウェル２より高不純物濃度のＮ型カソード不純物領域６と、Ｐ型半導体基板１の表面に形成されるＰ型半導体基板１より高不純物濃度のＰ型コンタクト不純物領域７と、Ｎ型ウェル２と後述するＮ型境界不純物領域８の表面上において下面がＮ型ウェル２とＮ型境界不純物領域８の両表面に接して形成されるＰ型アノード不純物領域４ａと、Ｎ型ウェル２の表面に形成されるＮ型ウェル２より高不純物濃度のＮ型コンタクト不純物領域５と、Ｐ型半導体基板１とＮ型ウェル２の境界領域のＰ型半導体基板１とＮ型ウェル２の両表面に跨って形成されるＮ型ウェル２より高不純物濃度のＮ型境界不純物領域８と、を備えて構成される。また、Ｐ型半導体基板１とＮ型ウェル２の表面に形成される各不純物領域５〜８の隣接する相互間を分離するために、素子分離絶縁体３が設けられている。
図３に、本発明装置の第２実施形態のサイリスタ構造の断面構造を模式的に示す。図３に示すように、本発明装置は、Ｐ型半導体基板１と、Ｐ型半導体基板１の表面に形成されるＮ型ウェル２と、Ｐ型半導体基板１の表面に形成されるＮ型ウェル２より高不純物濃度のＮ型カソード不純物領域６と、Ｐ型半導体基板１の表面に形成されるＰ型半導体基板１より高不純物濃度のＰ型コンタクト不純物領域７と、Ｎ型ウェル２と後述するＮ型境界不純物領域８の表面上において下面がＮ型ウェル２とＮ型境界不純物領域８の両表面に接して形成されるＰ型アノード不純物領域４ａと、Ｎ型ウェル２の表面に形成されるＮ型ウェル２より高不純物濃度のＮ型コンタクト不純物領域５と、Ｐ型半導体基板１とＮ型ウェル２の境界領域のＰ型半導体基板１とＮ型ウェル２の両表面に跨って形成されるＮ型ウェル２より高不純物濃度のＮ型境界不純物領域８と、を備えて構成される。また、Ｐ型半導体基板１とＮ型ウェル２の表面に形成される各不純物領域５〜８の隣接する相互間を分離するために、素子分離絶縁体３が設けられている。
Ｐ型アノード不純物領域４ａ、Ｎ型ウェル２、Ｐ型半導体基板１、Ｎ型カソード不純物領域６の４領域によってＰＮＰＮ構造のサイリスタが形成され、Ｐ型アノード不純物領域４ａが当該サイリスタのアノード、Ｎ型カソード不純物領域６がカソードとなる。また、Ｎ型境界不純物領域８は、当該サイリスタがオン状態となるトリガー電圧（ターンオン電圧）を低電圧化するために設けられている。Ｎ型境界不純物領域８とＰ型半導体基板１はＰＮ接合を形成しており、当該ＰＮ接合に逆バイアスが印加される際のブレークダウンによる電流がトリガーとなって、サイリスタがオン状態となる。
Ｐ型アノード不純物領域４ａは、Ｎ型ウェル２の表面より上層に設けられた半導体層であり、多結晶シリコンまたは単結晶シリコンで既知の成膜方法により形成される。
第２実施形態のＰ型アノード不純物領域４ａは、第１実施形態のＰ型アノード不純物領域４と同様に、Ｎ型ウェル２の表面より上層に設けられているが、第１実施形態とのＰ型アノード不純物領域４とは異なり、Ｎ型ウェル２とＮ型境界不純物領域８の両表面に接して形成されている。Ｐ型アノード不純物領域４ａ以外の構成は、第１実施形態と同じであり、各不純物領域４ａ、５〜７と、アノード端子２３、Ｎ型ウェル端子２４、カソード端子２５、Ｐ型半導体基板端子２６との接続も、第１実施形態と同様であるので、重複する説明は割愛する。
図１３に示す従来のサイリスタ構造では、サイリスタのアノード領域であるＰ型高濃度不純物領域３３とＮ型高濃度不純物領域８の間に両者を分離する素子分離絶縁体３を設け、Ｐ型高濃度不純物領域３３とＮ型高濃度不純物領域８を電気的に絶縁している。第２実施形態では、サイリスタのアノードであるＰ型アノード不純物領域４ａをＮ型ウェル２とＮ型境界不純物領域８の表面より上層に形成して、Ｐ型アノード不純物領域４ａとＮ型境界不純物領域８を電気的に絶縁している。但し、Ｐ型アノード不純物領域４ａとＮ型境界不純物領域８の界面にはＰＮ接合が形成されている。半導体集積回路の製造プロセスで、サリサイド工程が使われる場合には、第２実施形態では、Ｎ型境界不純物領域８の上面がＰ型アノード不純物領域４ａによって覆われるため、Ｐ型アノード不純物領域４ａとＮ型境界不純物領域８の表面がサリサイド膜によって短絡されず、両領域４ａ、８を電気的に絶縁することができる。素子分離絶縁体３の最小加工寸法は、絶縁膜厚よりも一般に大きいので、第２実施形態のように、サイリスタのアノード領域となるＰ型アノード不純物領域４ａをＮ型ウェル２とＮ型境界不純物領域８の両表面の上層に形成することによって、両領域４ａ、８間に素子分離絶縁体３を設ける必要が無く、しかも、第１実施形態と比べてＰ型アノード不純物領域４ａとＮ型境界不純物領域８間を分離する距離を更に短縮することが可能となり、サイリスタの電流方向（図３上の左右方向）のレイアウトサイズを縮小することが可能となる。
尚、本第２実施形態では、Ｎ型境界不純物領域８の上面がＰ型アノード不純物領域４ａによって完全に覆われる場合を例示したが、Ｎ型境界不純物領域８の上面がＰ型アノード不純物領域４ａによって部分的に覆われても構わない。この場合は、第１実施形態と同様に、半導体集積回路の製造プロセスで、サリサイド工程が使われる場合には、例えば、Ｐ型アノード不純物領域４の側壁にシリサイドが形成されない絶縁膜を、堆積または酸化によって形成することによって、サイリスタのＰ型アノード不純物領域４とＮ型境界不純物領域８を電気的に絶縁することができる。
図４は、図３に示す本発明装置のサイリスタ構造を２次元プロセスシミュレータで作成し、２次元デバイスシミュレータで、その電流−電圧特性を計算し、アノード電流−アノード電圧特性を示したものである。このアノード電流−アノード電圧特性より、第２実施形態のＰ型アノード不純物領域４ａをＮ型ウェル２とＮ型境界不純物領域８の両表面の上層に当該両表面に接するように形成したことで、Ｎ型境界不純物領域８とＰ型半導体基板１のＰＮ接合の逆バイアス印加時のブレークダウン電圧で規定されるターンオン電圧よりも低電圧で大きな電流を流すことができるスナップバック特性を備えたサイリスタ構造の静電気放電保護装置が形成できることが分かる。また、第２実施形態では、Ｐ型アノード不純物領域４ａの下部に、Ｎ型ウェル２よりもＰＮ接合深さの浅いＮ型境界不純物領域８が存在する構造であるため、本発明装置のターンオン電圧は、図４に示すように、図１３に示す従来のサイリスタ構造のターンオン電圧（３１Ｖ：図１５参照）や、Ｐ型アノード不純物領域４ａとＮ型境界不純物領域８が接していない第１実施形態におけるターンオン電圧（２７Ｖ：図２参照）よりも低電圧（１５Ｖ）のターンオン電圧が得られ、半導体集積回路への過電圧印加を低減できる静電気放電保護装置を得ることができる。
〈第３実施形態〉
次に、第１実施形態または第２実施形態の本発明装置を備えた半導体集積回路（本発明回路）について、図５〜図７を参照して説明する。ここで、本発明回路３０は、本発明装置３１及び本発明装置３１を除く本発明回路３０の内部回路３２が、共通のＰ型半導体基板（図示せず）上に形成されているものとする。
次に、第１実施形態または第２実施形態の本発明装置を備えた半導体集積回路（本発明回路）について、図５〜図７を参照して説明する。ここで、本発明回路３０は、本発明装置３１及び本発明装置３１を除く本発明回路３０の内部回路３２が、共通のＰ型半導体基板（図示せず）上に形成されているものとする。
図５は、電源供給線２８と基準電圧線２９間の静電気放電保護回路として本発明装置３１を本発明回路３０内に備える場合の実施例を模式的に示す回路ブロック図であり、本発明装置３１のアノード端子２３、Ｎ型ウェル端子２４、カソード端子２５、Ｐ型半導体基板端子２６の各端子と、本発明回路３０の電源供給線２８及び基準電圧線２９との接続関係を示している。図５に示すように、本実施例では、アノード端子２３とＮ型ウェル端子２４は電源供給線２８に接続され、カソード端子２５とＰ型半導体基板端子２６は基準電圧線２９に接続されている。また、電源供給線２８と基準電圧線２９間には、静電気放電から保護される対象の内部回路３２が接続されている。また、電源供給線２８は外部から電源電圧の供給を受ける電源供給端子２１に接続し、基準電圧線２９は外部から基準電圧の供給を受ける基準電圧端子２２に接続している。
図５に示す本発明回路３０では、電源供給端子２１に基準電圧端子２２を基準として静電気放電による正の電荷が流入する場合、或いは、基準電圧端子２２に電源供給端子２１を基準として静電気放電による負の電荷が流入する場合、本発明装置３１のサイリスタがオン状態になって、電源供給端線２８と基準電源線２９間に低抵抗の迂回路が形成され、電源供給端子２１から基準電圧端子２２へ本発明装置３１のサイリスタを介して、上記電荷による過電流を迂回させて流すことができる。また、電源供給端子２１に基準電圧端子２２を基準として静電気放電による負の電荷が流入する場合、或いは、基準電圧端子２２に電源供給端子２１を基準として静電気放電による正の電荷が流入する場合は、本発明装置３１のＰ型半導体基板端子２６とＮ型ウェル端子２４間に存在するＰ型半導体基板１とＮ型ウェル２のＰＮ接合からなるダイオードで順方向に電流を流すことができるので、基準電圧端子２２から電源供給端子２１へ本発明装置３１のダイオードを介して、上記電荷による過電流を迂回させて流すことができる。
図６は、電源供給線２８と外部接続用の信号線２７間の静電気放電保護回路として本発明装置３１を本発明回路３０内に備える場合の実施例を模式的に示す回路ブロック図であり、本発明装置３１のアノード端子２３、Ｎ型ウェル端子２４、カソード端子２５、Ｐ型半導体基板端子２６の各端子と、本発明回路３０の外部接続用の信号線２７、電源供給線２８及び基準電圧線２９との接続関係を示している。図６に示すように、本実施例では、アノード端子２３とＮ型ウェル端子２４は電源供給線２８に接続され、カソード端子２５は外部接続用の信号線２７に接続され、Ｐ型半導体基板端子２６は基準電圧線２９に接続されている。また、電源供給線２８と基準電圧線２９間には、静電気放電から保護される対象の内部回路３２が接続され、外部接続用の信号線２７は内部回路３２内の回路素子（図示せず）と接続している。また、外部接続用の信号線２７は外部接続用の信号端子２０に接続し、電源供給線２８は外部から電源電圧の供給を受ける電源供給端子２１に接続し、基準電圧線２９は外部から基準電圧の供給を受ける基準電圧端子２２に接続している。
図６に示す本発明回路３０では、電源供給端子２１に外部接続用の信号端子２０を基準として静電気放電による正の電荷が流入する場合、或いは、外部接続用の信号端子２０に電源供給端子２１を基準として静電気放電による負の電荷が流入する場合、本発明装置３１のサイリスタがオン状態になって、電源供給端線２８と外部接続用の信号線２７間に低抵抗の迂回路が形成され、電源供給端子２１から外部接続用の信号端子２０へ本発明装置３１のサイリスタを介して、上記電荷による過電流を迂回させて流すことができる。
図７は、基準電圧線２９と外部接続用の信号線２７間の静電気放電保護回路として本発明装置３１を本発明回路３０内に備える場合の実施例を模式的に示す回路ブロック図であり、本発明装置３１のアノード端子２３、Ｎ型ウェル端子２４、カソード端子２５、Ｐ型半導体基板端子２６の各端子と、本発明回路３０の外部接続用の信号線２７、電源供給線２８及び基準電圧線２９との接続関係を示している。図７に示すように、本実施例では、アノード端子２３とＮ型ウェル端子２４は外部接続用の信号線２７に接続され、カソード端子２５とＰ型半導体基板端子２６は基準電圧線２９に接続されている。また、電源供給線２８と基準電圧線２９間には、静電気放電から保護される対象の内部回路３２が接続され、外部接続用の信号線２７は内部回路３２内の回路素子（図示せず）と接続している。また、外部接続用の信号線２７は外部接続用の信号端子２０に接続し、電源供給線２８は外部から電源電圧の供給を受ける電源供給端子２１に接続し、基準電圧線２９は外部から基準電圧の供給を受ける基準電圧端子２２に接続している。
図７に示す本発明回路３０では、外部接続用の信号端子２０に基準電圧端子２２を基準として静電気放電による正の電荷が流入する場合、或いは、基準電圧端子２２に外部接続用の信号端子２０を基準として静電気放電による負の電荷が流入する場合、本発明装置３１のサイリスタがオン状態になって、外部接続用の信号線２７と基準電圧端子２２間に低抵抗の迂回路が形成され、外部接続用の信号端子２０から基準電圧端子２２へ本発明装置３１のサイリスタを介して、上記電荷による過電流を迂回させて流すことができる。また、外部接続用の信号端子２０に基準電圧端子２２を基準として静電気放電による負の電荷が流入する場合、或いは、基準電圧端子２２に外部接続用の信号端子２０を基準として静電気放電による正の電荷が流入する場合は、本発明装置３１のＰ型半導体基板端子２６とＮ型ウェル端子２４間に存在するＰ型半導体基板１とＮ型ウェル２のＰＮ接合からなるダイオードで順方向に電流を流すことができるので、基準電圧端子２２から外部接続用の信号端子２０へ本発明装置３１のダイオードを介して、上記電荷による過電流を迂回させて流すことができる。
以上、図５〜図７を参照して本発明回路の実施例について説明したが、図５〜図７に例示した本発明装置３１の配置方法を組み合わせて、本発明装置３１を１つの半導体集積回路内に複数配置するのも好ましい。また、１つの外部接続用の信号線２７に対して、図６に示す本発明装置３１と図７に示す本発明装置３１を組み合わせて両方を設けるようにしても構わない。
〈別実施形態〉
上記第１及び第２実施形態の本発明装置では、半導体基板１の導電型（第１導電型）がＰ型で、ウェル２の導電型（第２導電型）がＮ型の場合を想定して説明したが、半導体基板１がＮ型で、ウェル２がＰ型であっても構わない。この場合、各不純物領域の導電型は、Ｐ型がＮ型に、Ｎ型がＰ型に夫々入れ替わり、アノード不純物領域とカソード不純物領域の位置が入れ替わり、アノード端子とカソード端子の位置が入れ替わり、ウェル端子と半導体基板端子の導電型の記載が入れ替わる。
上記第１及び第２実施形態の本発明装置では、半導体基板１の導電型（第１導電型）がＰ型で、ウェル２の導電型（第２導電型）がＮ型の場合を想定して説明したが、半導体基板１がＮ型で、ウェル２がＰ型であっても構わない。この場合、各不純物領域の導電型は、Ｐ型がＮ型に、Ｎ型がＰ型に夫々入れ替わり、アノード不純物領域とカソード不純物領域の位置が入れ替わり、アノード端子とカソード端子の位置が入れ替わり、ウェル端子と半導体基板端子の導電型の記載が入れ替わる。
より具体的には、図１及び図３に示すＰ型半導体基板１、Ｎ型ウェル２、Ｐ型アノード不純物領域４，４ａ、Ｎ型コンタクト不純物領域５、Ｎ型カソード不純物領域６、Ｐ型コンタクト不純物領域７、Ｎ型境界不純物領域８は、図１に対応する図８及び図３に対応する図９において、記載順に、Ｎ型半導体基板４１、Ｐ型ウェル４２、Ｎ型カソード不純物領域４４，４４ａ、Ｐ型コンタクト不純物領域４５、Ｐ型アノード不純物領域４６、Ｎ型コンタクト不純物領域４７、Ｐ型境界不純物領域４８となる。また、図１及び図３に示すアノード端子２３、Ｎ型ウェル端子２４、カソード端子２５、Ｐ型半導体基板端子２６は、図８及び図９において、記載順に、カソード端子５５、Ｐ型ウェル端子５４、アノード端子５３、Ｎ型半導体基板端子５６となる。
また、第３実施形態の図５〜図７に例示した本発明回路３０に対応する、図８及び図９に示す本発明装置６１を備えた半導体集積回路（本発明回路）６０では、本発明装置６１のアノード端子５３、Ｐ型ウェル端子５４、カソード端子５５、Ｎ型半導体基板端子５６の各端子と、本発明回路３０の外部接続用の信号線２７、電源供給線２８及び基準電圧線２９との間の接続関係が、夫々、図１０〜図１２に模式的に例示する接続関係となる。
本発明は、静電気放電によって半導体集積回路に生じる過電流または過電圧から半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置、及び、静電気放電保護装置を備えた半導体集積回路に利用可能である。
１： Ｐ型半導体基板
２： Ｎ型ウェル
３： 素子分離絶縁体
４、４ａ： Ｐ型アノード不純物領域（第２不純物領域）
５： Ｎ型コンタクト不純物領域（第２コンタクト不純物領域）
６： Ｎ型カソード不純物領域（第１不純物領域）
７： Ｐ型コンタクト不純物領域（第１コンタクト不純物領域）
８： Ｎ型境界不純物領域
９： 層間絶縁膜
１０ａ〜１０ｆ： コンタクト金属
１１〜１６： 金属配線
２０： 外部接続用の信号端子
２１： 電源供給端子
２２： 基準電圧端子
２３： アノード端子
２４： Ｎ型ウェル端子
２５： カソード端子
２６： Ｐ型半導体基板端子
２７： 外部接続用の信号線
２８： 電源供給線
２９： 基準電圧線
３０、６０： 本発明に係る半導体集積回路
３１、６１： 本発明に係る静電気放電保護装置
３２： 半導体集積回路の内部回路
３３： 従来の静電気放電保護装置のＰ型高濃度不純物領域（アノード領域）
３４： 従来の静電気放電保護装置
３５： 従来の静電気放電保護装置のアノード端子
３６： 従来の静電気放電保護装置のカソード端子
４１： Ｎ型半導体基板
４２： Ｐ型ウェル
４４、４４ａ： Ｎ型カソード不純物領域（第２不純物領域）
４５： Ｐ型コンタクト不純物領域（第２コンタクト不純物領域）
４６： Ｐ型アノード不純物領域（第１不純物領域）
４７： Ｎ型コンタクト不純物領域（第１コンタクト不純物領域）
４８： Ｐ型境界不純物領域
５３： アノード端子
５４： Ｐ型ウェル端子
５５： カソード端子
５６： Ｎ型半導体基板端子
２： Ｎ型ウェル
３： 素子分離絶縁体
４、４ａ： Ｐ型アノード不純物領域（第２不純物領域）
５： Ｎ型コンタクト不純物領域（第２コンタクト不純物領域）
６： Ｎ型カソード不純物領域（第１不純物領域）
７： Ｐ型コンタクト不純物領域（第１コンタクト不純物領域）
８： Ｎ型境界不純物領域
９： 層間絶縁膜
１０ａ〜１０ｆ： コンタクト金属
１１〜１６： 金属配線
２０： 外部接続用の信号端子
２１： 電源供給端子
２２： 基準電圧端子
２３： アノード端子
２４： Ｎ型ウェル端子
２５： カソード端子
２６： Ｐ型半導体基板端子
２７： 外部接続用の信号線
２８： 電源供給線
２９： 基準電圧線
３０、６０： 本発明に係る半導体集積回路
３１、６１： 本発明に係る静電気放電保護装置
３２： 半導体集積回路の内部回路
３３： 従来の静電気放電保護装置のＰ型高濃度不純物領域（アノード領域）
３４： 従来の静電気放電保護装置
３５： 従来の静電気放電保護装置のアノード端子
３６： 従来の静電気放電保護装置のカソード端子
４１： Ｎ型半導体基板
４２： Ｐ型ウェル
４４、４４ａ： Ｎ型カソード不純物領域（第２不純物領域）
４５： Ｐ型コンタクト不純物領域（第２コンタクト不純物領域）
４６： Ｐ型アノード不純物領域（第１不純物領域）
４７： Ｎ型コンタクト不純物領域（第１コンタクト不純物領域）
４８： Ｐ型境界不純物領域
５３： アノード端子
５４： Ｐ型ウェル端子
５５： カソード端子
５６： Ｎ型半導体基板端子
Claims (11)
- 静電気放電によって半導体集積回路に生じる過電流または過電圧から前記半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置であって、
前記半導体集積回路が形成される第１導電型の半導体基板と、
前記半導体基板表面に形成される前記第１導電型と逆導電型の第２導電型のウェルと、
前記半導体基板表面に形成される前記第２導電型で前記ウェルより高不純物濃度の前記サイリスタ構造のカソード及びアノードの一方となる第１不純物領域と、
前記半導体基板表面に形成される前記第１導電型で前記半導体基板より高不純物濃度の第１コンタクト不純物領域と、
前記ウェル表面上において下面が前記ウェル表面に接して形成される第１導電型で前記サイリスタ構造のカソード及びアノードの他方となる第２不純物領域と、
前記ウェル表面に形成される前記第２導電型で前記ウェルより高不純物濃度の第２コンタクト不純物領域と、
前記半導体基板と前記ウェルの境界領域の前記半導体基板表面と前記ウェル表面の両方に跨って形成される前記第２導電型で前記ウェルより高不純物濃度の境界不純物領域と、
を備えていることを特徴とする静電気放電保護装置。 - 前記第２不純物領域が、多結晶シリコン、または、単結晶シリコンで形成されていることを特徴とする請求項１に記載の静電気放電保護装置。
- 前記第２不純物領域が、前記ウェル表面と前記境界不純物領域の表面の両表面に跨って、当該両表面と接していることを特徴とする請求項１または２に記載の静電気放電保護装置。
- Ｐ型半導体基板上に形成された半導体集積回路であって、
前記第１導電型がＰ型で、前記第２導電型がＮ型である請求項１〜３の何れか１項に記載の静電気放電保護装置を備えることを特徴とする半導体集積回路。 - 前記静電気放電保護装置の前記第２不純物領域と前記第２コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第１不純物領域と前記第１コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項４に記載の半導体集積回路。 - 前記静電気放電保護装置の前記第２不純物領域と前記第２コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第１不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第１コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項４に記載の半導体集積回路。 - 前記静電気放電保護装置の前記第２不純物領域と前記第２コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第１不純物領域と前記第１コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項４に記載の半導体集積回路。 - Ｎ型半導体基板上に形成された半導体集積回路であって、
前記第１導電型がＮ型で、前記第２導電型がＰ型である請求項１〜３の何れか１項に記載の静電気放電保護装置を備えることを特徴とする半導体集積回路。 - 前記静電気放電保護装置の前記第１不純物領域と前記第１コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第２不純物領域と前記第２コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項８に記載の半導体集積回路。 - 前記静電気放電保護装置の前記第１不純物領域と前記第１コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第２不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第２コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項８に記載の半導体集積回路。 - 前記静電気放電保護装置の前記第１不純物領域と前記第１コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第２不純物領域と前記第２コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項８に記載の半導体集積回路。
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