JP2007287988A - 半導体装置 - Google Patents

Abstract

【課題】チップ面方向の寸法を大きくせずに、スイッチング動作時のラッチアップ耐量の低下を防止できる半導体装置を提供する。
【解決手段】同一チップ内にメイン素子部８１と電流センス部８２を備えた半導体装置において、メイン素子部８１と電流センス部８２の各領域の端部に、周囲が素子分離不純物からなる半導体層９１で囲まれたトレンチコンタクト９３を設ける。つまり、チップのメイン素子部８１と電流センス部８２との分離構造として用いる半導体層９１へのコンタクトをトレンチコンタクト９３とすることにより、ラッチアップ破壊防止用コンタクトの数を素子面方向に増やすことなく実効的なコンタクト面積を拡大させる。したがって、分離距離Ｄ１を長くせず、分離部分の占有面積を大きくせずにスイッチング動作時のラッチアップ耐量の低下が抑制される。
【選択図】図１

Description

本発明は、電流センス付のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ：Insulated Gate Bipolar Transistor ）のように同一の半導体チップ内にメイン素子部と電流センス部を備える半導体装置に関するものである。

ＩＧＢＴは、ＭＯＳＦＥＴとバイポーラトランジスタとを１チップに複合した電圧駆動の半導体素子であり、ＭＯＳＦＥＴによる高速スイッチング性能とバイポーラトランジスタによる高出力性能とを兼ね備えており、近年、インバータやスイッチング電源等のパワーエレクトロニクスの分野で多く用いられている。
このＩＧＢＴは、ｐ型及びｎ型の半導体層が交互に直列に複数接合され、両端に位置する半導体層には各々正及び負の主電極が電気的に接続され、他の半導体層の少なくとも１つにはゲート電極が絶縁体を介して接合された半導体装置である。
このようなＩＧＢＴを構成する半導体チップは、一般に多数のメイン素子、つまりＩＧＢＴ素子（セル）が並列接続されてなるが、最近はこのメイン素子部と同一の半導体チップ内に電流センス部を備えた電流センス付のＩＧＢＴが出回っている。

図８はこのような電流センス付ＩＧＢＴの主要部の構成を模式的に示す平面図、図９は図８中の電流センス部及びその周辺部分の拡大図である。
図示するように、この種のＩＧＢＴは、多数のメイン素子部（メイン素子エミッタ部）８１と１つの電流センス部（電流センスエミッタ部）８２とを備えてなる。符号８１を付して示すメイン素子部は、各々多数のＩＧＢＴ素子から構成されている。なお、図中８３は電流センスエミッタパッド、８４は温度センスダイオード部、８５は温度センスダイオードパッドである。また、８６はゲート配線部、８７はゲートパッド、８８は周辺耐圧構造部分（ＦＬＲ:Field Limitting Ring）である。

ところで、このようなＩＧＢＴにおいては、スイッチング動作時、メイン素子部８１の端部において過剰キャリアが発生しやすいため、ラッチアップ破壊が生じやすかった。
そこで従来、ＩＧＢＴのメイン素子部８１の周辺領域では、メイン素子部８１を形成する各素子（セル）部分におけるコンタクトサイズよりも大きくしたり、コンタクトの数を増やすことで過剰キャリアの排出をしやすくしている（例えば特許文献１参照）。
特開平７−１３１０１２号公報

図９中のＡ−Ａ′線に沿う断面を拡大して示す図１０は、上記のように過剰キャリアの排出をしやすくする従来の手法を、メイン素子部８１と電流センス部８２との分離構造部分に適用した場合を分かりやすく示している。
すなわち図１０において、半導体チップ内のメイン素子部８１と電流センス部８２とは、それらの各領域の端部において幅広のｐ+ 拡散層９１を形成して素子分離を行ない、その各領域の端部においてラッチアップ破壊防止用にコンタクト（ｐ+ コンタクト領域）９２の数を増やしていた。例えば、通常各領域において１つであれば、図１０に示すように各々３つに増やしていた。

ここで、図１０について説明すると、この図はゲートをトレンチ（溝型）構造とした電流センス付ＩＧＢＴ（トレンチＩＧＢＴ）を示している。
図示例において、半導体部分は、表面側から裏面側に向けてｐ- 層１、ｎ- 層２、ｎ+ バッファ層（図示省略）、ｐ+ 層３が形成されている。また、ｐ- 層１の表面側には、図示を省略したｎ+エミッタ領域及びコンタクト領域が形成されている。トレンチゲート４は半導体部分の表面からｐ- 層１を削り、ｎ- 層２に達する深さにまで形成される。
半導体部分の表面にはｐ- 層１と上記ｎ+エミッタ領域に接触するエミッタ電極１１が形成される。トレンチゲート４上には層間絶縁膜１２が配され、その上に上記エミッタ電極１１が形成され、トレンチゲート４（ゲート電極）とエミッタ電極１１との絶縁が確保されている。ｐ+ 層３の下面にはコレクタ電極１３形成される。
従来技術においては、このようなトレンチＩＧＢＴにおいて、幅広のｐ+ 拡散層９１を形成し、コンタクト９２の数を増やして過剰キャリアの排出をしやすくしていた。

上述した従来技術によれば、メイン素子部８１の周辺部分には、ＩＧＢＴがスイッチング動作した際に内部のキャリア（正孔）が集中しやすく、その部分で寄生サイリスタがラッチアップを起こして素子破壊を生じやすいという問題の解消、つまり、スイッチング動作時のラッチアップ耐量の低下防止に効果がある。しかし、そのためにはコンタクト９２の数を増やしているので、素子分離部分の距離（分離距離Ｄ１）が長くなり、この部分の占有面積が大きくなるという問題点があった。

本発明は、上記従来技術の問題点を解消するためになされたもので、メイン素子部と電流センス部の分離距離を長くすることなく、したがってこの部分の占有面積を大きくすることなく、スイッチング動作時のラッチアップ耐量の低下を防止できる半導体装置を提供することを目的とする。

上記目的を達成するために、特許請求の範囲の請求項１に記載の発明は、半導体チップ内にメイン素子部と電流センス部を備えてなる半導体装置において、少なくとも前記メイン素子部と電流センス部の各領域の端部に、周囲が素子分離不純物で囲まれたトレンチコンタクトを有することを特徴とする。
特許請求の範囲の請求項２に記載の発明は、請求項１に記載の発明において、前記半導体チップはＩＧＢＴチップであり、このＩＧＢＴチップのメイン素子部と電流センス部との分離構造として用いるｐ+ 拡散層へのコンタクトをトレンチコンタクトとしたことを特徴とする。
特許請求の範囲の請求項３に記載の発明は、請求項１又は２に記載の発明において、前記トレンチコンタクトを形成するトレンチへの埋込み材料に、低抵抗金属材料又は低抵抗半導体を用いたことを特徴とする。

特許請求の範囲の請求項１〜３に記載の発明によれば、それらの構成により、メイン素子部と電流センス部の分離距離を長くすることなく、メイン素子部の過剰キャリアを排出できる。したがって、メイン素子部と電流センス部との分離部分の占有面積を大きくすることなく、スイッチング動作時のラッチアップ耐量の低下を防止可能な半導体装置を提供することができる。

以下、本発明の実施の形態を図面に基づき説明する。なお、本明細書で参照される各図間において、同一符号は同一又は相当部分を示す。
図１は、本発明による半導体装置、ここでは電流センス付トレンチＩＧＢＴの一実施形態の要部断面拡大図で、図９中のＡ−Ａ′線に沿う断面（図１０と同様の部分）についての拡大図である。
この図に示すように、本実施形態においては、ＩＧＢＴチップ内のメイン素子部８１と電流センス部８２の各領域の端部において、これら各端部間の分離構造として用いている素子分離不純物、ここではｐ+ 拡散層９１へのコンタクトをトレンチ構造のコンタクト、つまりトレンチコンタクト９３とした。
トレンチコンタクト９３は、ＩＧＢＴチップ表面から層間絶縁膜１２、ｐ+ 拡散層９１を除去してトレンチを形成し、ここにＡｌ、Ｃｕ、Ｗ、ＷＳｉ等の低抵抗金属材料を埋め込んで形成される。金属材料ではなく、ｐ+ 拡散層９１よりも低抵抗の半導体シリコンを埋め込んで形成してもよい。各トレンチコンタクト９３は、メイン素子部８１、電流センス部８２の各エミッタ電極１１に別個に導通される。

このようなトレンチコンタクト９３によれば、ラッチアップ破壊防止用コンタクトの数を素子面方向に増やすことなく実効的なコンタクト面積が拡大（図中上下方向に拡大）する。したがって、メイン素子部８１と電流センス部８２の分離距離Ｄ１を長くすることなく、スイッチング動作時にメイン素子部８１の端部において発生する過剰キャリアをそのメイン素子部８１のエミッタ電極１１に排出できる。電流センス部８２の端部において発生する過剰キャリアについても同様にその電流センス部８２のエミッタ電極１１に排出できる。したがって、メイン素子部８１と電流センス部８２との分離部分の占有面積を大きくすることなく、スイッチング動作時のラッチアップ耐量の低下を防止できる。

また、従来のメイン素子部８１の周辺部分の一般的なコンタクト９２の構造を示す図２中に付記するように、過剰キャリア（矢印＋参照）は単に発生するのみならず、その排出についてはメイン素子部８１側と電流センス部８２側との間にアンバランスが生じやすい。これは、メイン素子部８１、電流センス部８２におけるコンタクト抵抗が高いためであるが、このキャリア排出のアンバランスが、図２に示すように、特に電流センス部８２側への集中排出となって現れると、電流センス部８２による電流検出の精度が低下する。
しかし、図１に示すトレンチコンタクト９３を用いた本実施形態においては、メイン素子部８１、電流センス部８２におけるコンタクト抵抗が低くなる。したがって、図３に示すように、過剰キャリア（矢印＋参照）は、メイン素子部８１側と電流センス部８２側との間で概ねバランスよく排出され、電流センス部８２による電流検出の精度は向上する。
なお、本実施形態の基本的なスイッチング動作は、通常の電流センス付トレンチＩＧＢＴの場合と特に変わるところはないので、その説明を省略する。

以下、上述したようなＩＧＢＴの製造方法を説明する。
図４（ａ）〜（ｄ）は、図１に示すＩＧＢＴの製造方法の一例を工程順に示した要部断面図である。
まず、通常の製造方法（第１工程）によって、基板となるｐ+ 層３から層間絶縁膜１２までを製造する（図４（ａ）参照）。なお、簡略化のため、ｐ- 層１の表面側のｎ+エミッタ領域及びコンタクト領域の図示は省略した。
次に、同図（ｂ）に示す第２工程において、ｐ- 層１とのコンタクト用の穴を層間絶縁膜１２に開ける。具体的には、レジスト４１の塗布→フォトリソグラフィ工程→現像（マスク形成）工程を経て、所定箇所の層間絶縁膜１２をケミカルエッチングにより（エッチングガス４２を当てて）除去し、その後、レジスト４１を除去する。
そして、同図（ｃ）に示す第３工程において、トレンチコンタクト用の溝（トレンチ）４３を掘る。具体的には、上記第２工程におけると同様の方法を経て所定パターンのマスク形成し、続いてトレンチコンタクト形成部分をケミカルエッチングにより（エッチングガス４２を当てて）除去し、その後、レジスト４３を除去する。
同図（ｄ）に示す第４工程においては、層間絶縁膜１２の上面、溝４３内及び層間絶縁膜１２間に露出するｐ- 層１面に亘って、例えばＡｌ等の低抵抗金属材料を堆積し、エミッタ電極１１を形成する。エミッタ電極１１は、ＩＧＢＴを形成する全ての素子（セル）が相互に接続された構造を有する。
図１に示すＩＧＢＴは、上記第４工程後の最後の工程において、ｐ+ 層３の下面に低抵抗金属材料によるコレクタ電極１３を、全ての素子（セル）を通じて一体に形成して得られる。

なお、上記第４工程において、層間絶縁膜１２の上面及び層間絶縁膜１２間に露出するｐ- 層１面に比べ、溝４３内へは低抵抗金属材料の堆積（埋込み）が難しい。そこで、第３工程と第４工程との間に、第４工程の前工程を介在させてもよい。
図５はこの前工程を示すもので、図４（ｃ）に示す第３工程後、溝４３内及び層間絶縁膜１２間に露出するｐ- 層１面のみに低抵抗金属材料を堆積する。
このような前工程を介在させる場合には、同図（ｄ）に示す第４工程においては、同前工程で堆積された低抵抗金属材料面及び層間絶縁膜１２の上面に低抵抗金属材料を堆積し、エミッタ電極１１を形成する。

上述したように、図１〜図４においては、ｐ- 層１の表面側のｎ+エミッタ領域及びコンタクト領域の図示が省略されているが、これらを省略しないＩＧＢＴの要部断面の構成例を示せば図６の通りである。この図６において、５がｎ+エミッタ領域、６がコンタクト領域である。

なお上述実施形態では、メイン素子部及び電流センス部の各領域の端部（周辺領域）のコンタクトのみトレンチコンタクトとしたが、上記端部以外のコンタクトについてもトレンチコンタクトとしてもよい。
また上述実施形態では、ゲートをトレンチ構造としたトレンチゲート型のＩＧＢＴ（トレンチＩＧＢＴ）について本発明を適用した場合について述べたが、プレーナ型のＩＧＢＴに対しても本発明を適用できることは勿論である。
図７は、本発明を適用したプレーナ型のＩＧＢＴの一実施形態の要部断面拡大図で、図１に相当する部分について示す。図示するように、ゲート７１は平面形状となっており、また、ｐ+ 拡散層９１へのコンタクトはトレンチコンタクト９３となっている。この図７に示すプレーナ型のＩＧＢＴにおいても、図１に例示したトレンチゲート型のＩＧＢＴの場合と同様の作用・効果が得られることはいうまでもない。

本発明による電流センス付ＩＧＢＴの一実施形態の要部断面拡大図である。 同上装置の作用・効果の説明図（その１）である。 同じく作用・効果の説明図（その２）である。 図１に示すＩＧＢＴの製造方法の一例を工程順に示した要部断面図である。 同じく他の例の工程の要部を示した断面図である。 図１に示したＩＧＢＴの構成の詳細を示す要部断面拡大図である。 本発明によるＩＧＢＴの他の実施形態の要部断面拡大図である。 電流センス付ＩＧＢＴの主要部の構成を模式的に示す平面図である。 図８中の電流センス部及びその周辺部分の拡大図である。 図９中のＡ−Ａ′線に沿う断面を拡大して示す図である。

符号の説明

８１：メイン素子部、８２：電流センス部、９１：ｐ+ 拡散層（素子分離不純物）、９２：コンタクト、９３：トレンチコンタクト。

Claims (3)

1. 半導体チップ内にメイン素子部と電流センス部を備えてなる半導体装置において、少なくとも前記メイン素子部と電流センス部の各領域の端部に、周囲が素子分離不純物で囲まれたトレンチコンタクトを有することを特徴とする半導体装置。
2. 前記半導体チップはＩＧＢＴチップであり、このＩＧＢＴチップのメイン素子部と電流センス部との分離構造として用いるＰ+ 拡散層へのコンタクトをトレンチコンタクトとしたことを特徴とする半導体装置。
3. 前記トレンチコンタクトを形成するトレンチへの埋込み材料に、低抵抗金属材料又は低抵抗半導体を用いたことを特徴とする請求項１又は２に記載の半導体装置。
   

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