JP6471508B2

JP6471508B2 - 半導体装置

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Publication number: JP6471508B2
Application number: JP2015007441A
Authority: JP
Inventors: 伊倉　巧裕; 巧裕伊倉
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2015-01-19
Filing date: 2015-01-19
Publication date: 2019-02-20
Anticipated expiration: 2035-01-19
Also published as: US9478648B2; US20160211354A1; JP2016134465A

Description

本発明は、トレンチゲート型ＩＧＢＴ構造を有する半導体装置に関する。

電力変換装置の低消費電力化が進むなか、電力変換装置において中心的な役割を果たすパワーデバイスの低消費電力化に対する期待は大きい。パワーデバイスの中でも、伝導度変調効果により低オン電圧を実現することができ、かつ絶縁ゲートへの印加電圧により容易に電流制御可能な電圧駆動型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）が使用されるようになってきた。ＩＧＢＴとしては、例えばプレーナゲート型ＩＧＢＴやトレンチゲート型ＩＧＢＴが知られている。

プレーナゲート型ＩＧＢＴは、シリコン基板のおもて面側の平坦部に、酸化膜とゲート電極を備えるＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造を有する。トレンチゲート型ＩＧＢＴは、シリコン基板のおもて面側に形成されたトレンチの内部に、酸化膜とポリシリコンを埋め込んでなるゲート電極（以下、トレンチゲートとする）を備えるＭＯＳゲート構造を有する。トレンチゲート型ＩＧＢＴは、トレンチの両側壁に沿ってチャネルが形成されるため、基板おもて面に沿ってチャネルが形成されるプレーナゲート型ＩＧＢＴよりも単位面積当たりのチャネル密度を大きくして、オン電圧を低減することができる。このため、近年、トレンチゲート型ＩＧＢＴの適用分野が拡がりつつある。

ここでは、下記特許文献１に記載されているトレンチゲート型ＩＧＢＴを例として、従来技術の要点を説明する。

図４には、フローティングｐ領域を備えるトレンチゲート型ＩＧＢＴのトレンチが並ぶ方向(短手方向)に横切る断面が模式的に示されている。同図に示されるように、ｎ⁻ドリフト層１を備えるシリコン基板の一方の表面層にp⁻層４が設けられ、他方の表面層にｎ^＋バッファー層３が設けられ、ｎ^＋バッファー層３の下にｐ^＋コレクタ層２が設けられている（以降は、p⁻層４が設けられている側をシリコン基板のおもて面、ｐ^＋コレクタ層２が設けられている側をシリコン基板の裏面と定義する）。シリコン基板のおもて面側からは、p⁻層４を深さ方向に貫通してｎ⁻ドリフト層１に達する複数のトレンチ６が設けられている。p⁻層４は、トレンチ６によって、第１ｐベース領域１２と、フローティングｐ領域１３とに分割されている。第１ｐベース領域１２とフローティングｐ領域１３は、トレンチ６が並ぶ短手方向に例えば交互に繰り返し配置されており、短手方向と直交する長手方向にはトレンチ６と平行に直線状に延びている。第１ｐベース領域１２の内部には、ｎ^＋エミッタ領域５が選択的に設けられている。さらに、第１ｐベース領域１２の内部には、ｎ^＋エミッタ領域５に隣接して選択的に第２ｐベース領域１１が設けられている。第１ｐベース領域１２の、トレンチ６の側壁に沿った部分には、オン状態のときに主電流の電流経路となるｎ型の反転層が形成される。

エミッタ電極１０は、層間絶縁膜９に設けられたコンタクトホールを介して第２ｐベース領域１１およびｎ^＋エミッタ領域５に導電接続されている。コレクタ電極１４は、シリコン基板の裏面側においてｐ^＋コレクタ層２に導電接続されている。ゲート電極８は、ゲート絶縁膜７を介して、トレンチ６の内部に設けられている。

次に、トレンチゲート型ＩＧＢＴがオフ状態からオン状態に遷移するターンオン時の動作について説明する。通常、エミッタ電極１０は、接地された状態か、負の電圧が印加された状態となっている。コレクタ電極１４は、正の電圧が印加された状態となっている。このようにエミッタ電極１０よりも高い電圧をコレクタ電極１４に印加した状態であっても、ゲート電極８に印加される電圧が閾値よりも低い場合には、ｐベース領域１２とｎ⁻ドリフト層１との間のｐｎ接合は逆バイアスされているため、エミッタ・コレクタ間に電流は流れない。すなわち、ＩＧＢＴはオフ状態を維持する。ゲート電極８に閾値を超える電圧を印加した場合は、ゲート電極８に電荷が蓄積され始めると同時に、ゲート電極８と対向し、ゲート絶縁膜７に接する第１ｐベース領域１２の表面層にｎ型に反転したチャネル領域が形成される。これにより、エミッタ電極１０から出た電子が、ｎ^＋エミッタ領域５およびチャネル領域からなるｎ型領域を通ってｎ⁻ドリフト層１に注入される。ｎ⁻ドリフト層１に電子が注入されることで、ｐ+コレクタ領域２とｎ⁻ドリフト層１との間のｐｎ接合が順バイアスされ、コレクタ電極１４からｎ⁻ドリフト層１へ正孔が注入されるため、エミッタ・コレクタ間に電流が流れ、ＩＧＢＴはオン状態となる。このオン状態におけるエミッタ電極１０とコレクタ電極１４との間の電圧降下がオン電圧である。

上記ＩＧＢＴでは、層間絶縁膜９によってエミッタ電極１０と電気的に絶縁されたフローティングｐ領域１３を設けることにより、オン状態の時にコレクタ側からｎ⁻ドリフト層１に注入された正孔がエミッタ電極１０に吐き出されにくくしている。これによってフローティングｐ領域１３に正孔を蓄積させ、ｎ⁻ドリフト層１のキャリア濃度分布をダイオードのキャリア濃度分布に近い状態にまで高くして、オン電圧を下げている。

しかしながら、フローティングｐ領域１３を備えたトレンチゲート型ＩＧＢＴでは、トレンチ側壁に設けられたゲート絶縁膜７を挟んでフローティングｐ領域１３とゲート電極８とが対向するため、ターンオン時に、ゲート電極８を介してフローティングｐ領域１３にゲート・コレクタ間容量に応じた変位電流が流れ込む。この変位電流によって入力容量が充電されてゲート電圧が持ち上がるため、ターンオン時のコレクタ電流の変化率が大きくなり、スイッチング速度の制御性に劣るという問題がある。

下記特許文献２、３に記載されているトレンチゲート型ＩＧＢＴでは、フローティングｐ領域１３に接する表面、及び／又は、トレンチ６に接する側面にシールド電極を配置して上記問題に対処している。

特開２００１−３０８３２７号公報特開平５−２４３５６１号公報米国特許第６８１５７６９号

しかしながら、トレンチゲート型ＩＧＢＴにおいて、フローティングｐ領域１３上にシールド電極を配置すると、シールド電極によって基板表面に段差が生じ、フォトリソグラフィーにおける加工精度の低下、層間絶縁膜や金属配線の段差被覆不良による絶縁耐圧の低下やエレクトロマイグレーション断線などの信頼性低下を招くことになる。

よって、本発明の目的は、トレンチゲート型ＩＧＢＴにおいて、表面段差が小さい素子構造で、ターンオン時のコレクタ電流の変化率を精度よく制御できる半導体装置を提供することにある。

上記目的を達成するため、本発明の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の一方の表面層に設けられた第２導電型の第２半導体層と、前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、前記第２半導体層の内部に前記第３半導体層に隣接して選択的に設けられ、前記第２半導体層に接続される第２導電型の第４半導体層と、前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第５半導体層と、前記第１半導体層の他方の表面層に設けられた第２導電型の第６半導体層と、前記第３半導体層および前記第４半導体層と電気的に接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極と、前記第６半導体層と電気的に接続されたコレクタ電極と、前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極とを備え、前記第５半導体層と前記エミッタ電極の間に設けられ、前記ゲート電極よりも電気抵抗率の低い材料からなり、前記ゲート電極と電気的に接続されたシールド電極を備えることを特徴とする。

本発明によれば、トレンチゲート型ＩＧＢＴにおいて、ゲート電極よりも電気抵抗率の低い材料でシールド電極を構成することによって、シールド電極を薄膜化し、その効果として素子表面の段差を低減することができる。更には、フォトリソグラフィーにおいて加工精度を高め、層間絶縁膜や金属配線の段差被覆を良好にして絶縁耐圧や耐エレクトロマイグレーション性を向上させることができる。また、シールド電極を備えることによりターンオン時にゲート電極に流入する変位電流を抑制し、ターンオン時のコレクタ電流の変化率を精度よく制御することができる。

本発明の半導体装置において、前記シールド電極が、金属シリサイド、高融点金属、高融点金属の窒化物から選ばれる１種又は２種以上からなる単層膜、もしくは積層膜を含む導体膜によって構成されていることが好ましい。

上記態様によれば、ポリシリコンよりも電気抵抗率の低い材料でシールド電極を構成することができるため、シート抵抗を増大させることなくシールド電極を薄膜化することができる。

本発明の半導体装置において、前記シールド電極の膜厚が、１０ｎｍ以上８００ｎｍ以下であることが好ましい。

上記態様によれば、シールド電極を薄膜化して表面段差を低減し、層間絶縁膜やエミッタ電極の段差被覆性を良好にすることができる。

本発明の半導体装置において、前記シールド電極が、前記トレンチの上で、前記ゲート電極と電気的に接続されていることが好ましい。

上記態様によれば、シールド電極がゲート電極に直接接続され、ほぼ同電位として動作するので、ターンオン時にゲート電極に流入する変位電流を制御し易くなる。

本発明の半導体装置において、前記第５半導体層と前記シールド電極の間に、前記ゲート絶縁膜よりも厚い絶縁膜が配置されていることが好ましい。

上記態様によれば、シールド電極に付随するゲート・コレクタ容量を低減し、スイッチチング速度を高めることができる。

本発明の半導体装置の一実施形態に係る断面模式図である。本発明の半導体装置の他の実施形態に係る断面模式図である。本発明の半導体装置の更に他の実施形態に係る断面模式図である。従来の半導体装置の一例を表す断面模式図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１に係る半導体装置について、トレンチが並ぶ短手方向と直交する長手方向に延びるストライプ状のトレンチゲートを配置したｎチャネル型ＩＧＢＴを一例とし詳しく説明する。

図１には、本発明の実施の形態１に係る半導体装置のトレンチゲートが並ぶ方向（短手方向）に横切る断面の模式図が示されている。実施の形態１にかかる半導体装置は、図１に示されるオン状態のときに電流が流れる活性領域と、図示されていない半導体装置のおもて面側の電界を緩和して耐圧を保持する終端構造部とを備えている。

活性領域において、ｎ⁻ドリフト層１（第１半導体層）を備えるシリコン基板の一方の表面層にp⁻層４が設けられ、他方の表面層にｎ^＋バッファー層３が設けられ、ｎ^＋バッファー層３の下にｐ^＋コレクタ層２（第６半導体層が設けられている（以降は、p⁻層４が設けられている側をシリコン基板のおもて面、ｐ^＋コレクタ層２が設けられている側をシリコン基板の裏面と定義する）。シリコン基板のおもて面側からは、p⁻層４を深さ方向に貫通してｎ⁻ドリフト層１に達する複数のトレンチ６が設けられている。p⁻層４は、トレンチ６によって、第１ｐベース領域１２（第２半導体層）と、フローティングｐ領域１３（第５半導体層）とに分割されている。第１ｐベース領域１２とフローティングｐ領域１３は、トレンチ６が並ぶ短手方向に例えば交互に繰り返し配置されており、短手方向と直交する長手方向にはトレンチ６と平行に直線状に延びている。第１ｐベース領域１２の内部には、ｎ^＋エミッタ領域５（第３半導体層）が選択的に設けられている。さらに、第１ｐベース領域１２の内部には、ｎ^＋エミッタ領域５に隣接して選択的に第２ｐベース領域１１（第４半導体層）が設けられている。第１ｐベース領域１２の、トレンチ６の側壁に沿った部分には、オン状態のときに主電流の電流経路となるｎ型の反転層が形成される。

エミッタ電極１０は、層間絶縁膜９に設けられたコンタクトホールを介して第２ｐベース領域１１およびｎ^＋エミッタ領域５に導電接続されている。コレクタ電極１４は、シリコン基板の裏面側においてｐ^＋コレクタ層２に導電接続されている。ゲート電極８は、ゲート絶縁膜７を介して、トレンチ６の内部に設けられている。シールド電極１５は、ゲート絶縁膜７を介して、フローティングｐ領域１３の上に設けられている。

フローティングｐ領域１３は、p⁻層４の表面を覆う層間絶縁膜９によってエミッタ電極１０と電気的に絶縁されている。また、フローティングｐ領域１３は、ｎ⁻ドリフト層１との間のｐｎ接合によってｎ⁻ドリフト層１と電気的に絶縁され、かつゲート絶縁膜７によってゲート電極８と絶縁されている。シールド電極１５は、ゲート絶縁膜７によってフローティングｐ領域１３と電気的に絶縁され、層間絶縁膜９によってエミッタ電極１０と電気的に絶縁されている。また、シールド電極１５は、図示しない素子の外周部でゲート電極８と電気的に接続され、ゲート電極８と同じ電位に保たれている。

また、上記の活性領域の周囲を囲むように終端構造部が設けられ、更にシリコン基板のおもて面側には、例えばガードリングやフィールドプレートなどからなる耐圧構造（図示せず）が設けられている。また、エミッタ電極１０の表面上には、例えばシリコン窒化膜やアモルファスシリコン膜からなるパッシベーション保護膜（図示せず）が設けられている。

本発明の半導体装置は、シールド電極１５がゲート電極８よりも電気抵抗率の低い材料で形成されていることを特徴とする。このように構成すると、シールド電極のシート抵抗を増大させることなく、シールド電極を従来よりも薄くすることができる。シールド電極を薄くすることによって表面段差が低減され、層間絶縁膜や金属配線の段差被覆が良くなり、絶縁耐圧や耐エレクトロマイグレーション性が向上する。また、表面段差が低減されたことで、フォトリソグラフィー工程における解像度が向上する。

シールド電極１５の材料としては、電気抵抗率が低く、かつ耐熱性の高い材料が好ましく、例えばチタンシリサイド、コバルトシリサイド、タングステンシリサイド、モリブデンシリサイド、ニッケルシリサイド、白金シリサイド等の金属シリサイド、タングステン、タンタル、モリブデン等の高融点金属、窒化チタン、窒化タンタル、窒化タングステン等の高融点金属の窒化物から選ばれる１種又は２種以上の合金からなる単層膜、もしくは高融点金属と高融点金属の窒化物を積層した積層膜、金属シリサイドとポリシリコンを積層した積層膜等を好適に用いることができる。シールド電極１５の形成方法は、特に限定されず、例えばスパッタ法や化学気相成長法を用いることができる。

シールド電極１５のシート抵抗は、１２Ω／ｓｑ以下であることが好ましく、８Ω／ｓｑ以下であることがより好ましい。シールド電極１５をポリシリコンで構成すると、上記シート抵抗の条件を充たすためには、ポリシリコンの膜厚を８００ｎｍ以上にする必要があり、素子表面に大きな段差が生じる。

本発明においては、ポリシリコンよりも電気抵抗率の低い材料を用いて、シールド電極１５の膜厚を１０ｎｍ以上８００ｎｍ以下にすることが好ましく、３０ｎｍ以上２００ｎｍ以下にすることがより好ましく、５０ｎｍ以上１５０ｎｍ以下にすることが特に好ましい。シールド電極１５の膜厚を１０ｎｍよりも薄くするとシート抵抗が著しく増大し、膜厚を８００ｎｍよりも厚くすると層間絶縁膜の被覆状態が著しく悪化するので好ましくない。

次に、本発明の実施の形態１に係る半導体装置の動作について説明する。実施の形態１に係る半導体装置においては、フローティングｐ領域１３の上に、シールド電極１５を設けることにより、ターンオン時のコレクタ電流の電流変化率の制御性を大きく向上させることができる。その理由は、以下の通りである。

ターンオン時には、まずゲート電極８の電位が増加しはじめる。そして、フローティングｐ領域１３がゲート電極８およびシールド電極１５の電位上昇による変位電流によって充電され、フローティングｐ領域１３の電位も増加する。ゲート電極８の電位が閾値を超えるとゲート電極８とゲート絶縁膜７を介して対向する第１ｐベース領域１２に反転層が生じチャネルが形成される。するとチャネルを通ってエミッタ領域５から電子が、それに伴いｐ^＋コレクタ領域２から正孔が注入される。ｐ^＋コレクタ領域２から注入された正孔は、フローティングｐ領域１３に蓄積し、フローティングｐ領域１３の電位が増加する。ただし、フローティングｐ領域１３上にシールド電極１５が設けられているため、フローティングｐ領域１３の電位は、正孔が蓄積され始める前からある程度高くなっている。その後、正孔が蓄積してフローティングｐ領域１３の電位がさらに上昇するが、ある程度電位が高くなった後の電位上昇であるから、電位の変化率としては小さい。このため、フローティングｐ領域１３の電位上昇によるゲート電極８への変位電流の流入は、シールド電極１５を設けなかった場合に比べて抑制されている。よって、ゲート電極８の電位が変位電流の影響を受け難くなり、ターンオン時のコレクタ電流の電流変化率の制御性を向上させることができる。

（実施の形態２）
実施の形態２に係る半導体装置について、トレンチが並ぶ短手方向と直交する長手方向に延びるストライプ状のトレンチゲートを配置したｎチャネル型ＩＧＢＴを一例とし詳しく説明する。

図２には、本発明の実施の形態２に係る半導体装置のトレンチゲートを短手方向に横切る断面の模式図が示されている。図１との相違点は、シールド電極１５はゲート電極８とトレンチ６の上部で電気的に接続され、ゲート電極８と同じ電位に保たれていることである。このように構成すると、シールド電極１５とゲート電極８との接続距離が短くなり、接続点までの配線抵抗による電圧降下がほとんど無いため、ターンオン時のコレクタ電流の電流変化率の制御性をさらに向上させることができる。

（実施の形態３）
実施の形態３に係る半導体装置について、トレンチが並ぶ短手方向と直交する長手方向に延びるストライプ状のトレンチゲートを配置したｎチャネル型ＩＧＢＴを一例とし詳しく説明する。

図３には、本発明の実施の形態３に係る半導体装置のトレンチゲートを短手方向に横切る断面の模式図が示されている。図１との相違点は、シールド電極１５がゲート絶縁膜７よりも厚い絶縁膜１６によってフローティングｐ領域１３と電気的に絶縁されていることである。上記のように構成すると、厚い絶縁膜１６の膜厚が厚いため、シールド電極に付随するゲート・コレクタ容量が小さくなり、スイッチング速度を高めることができる。

例えば、厚い絶縁膜１６の厚さは１００ｎｍ以上８００ｍ以下が好ましい。膜厚が８００nｍよりも大きいと、厚い絶縁膜１６自体が表面段差を生じるので好ましくない。

以上において、本発明では、上述した実施の形態に限らず、さまざまな構成の絶縁ゲート型半導体装置に適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明に係る半導体装置は、電力変換装置などに使用されるパワー半導体装置に有用である。

１ｎ⁻ドリフト層
２ｐ^＋コレクタ領域
３ｎ^＋バッファー層
４ｐ⁻層
５ｎ^＋エミッタ領域
６トレンチ
７ゲート絶縁膜
８ゲート電極
９層間絶縁膜
１０エミッタ電極
１１第２ｐベース領域
１２第１ｐベース領域
１３フローティングｐ領域
１４コレクタ電極
１５シールド電極
１６厚い絶縁膜

Claims

第１導電型の第１半導体層と、
前記第１半導体層の一方の表面層に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体層と、
前記第２半導体層の内部に前記第３半導体層に隣接して選択的に設けられ、前記第２半導体層に接続される第２導電型の第４半導体層と、
前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記第１半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第２半導体層と分離された第２導電型の第５半導体層と、
前記第１半導体層の他方の表面層に設けられた第２導電型の第６半導体層と、
前記第３半導体層および前記第４半導体層と電気的に接続され、かつ前記第５半導体層と電気的に絶縁されたエミッタ電極と、
前記第６半導体層と電気的に接続されたコレクタ電極と、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極とを備え、
前記第５半導体層と前記エミッタ電極の間に設けられ、前記ゲート電極よりも電気抵抗率の低い材料からなり、前記ゲート電極と電気的に接続されたシールド電極を備えることを特徴とする半導体装置。
前記シールド電極が、金属シリサイド、高融点金属、高融点金属の窒化物から選ばれる１種又は２種以上からなる単層膜、もしくは積層膜を含む導体膜によって構成されている請求項１に記載の半導体装置。
前記シールド電極の膜厚が、１０ｎｍ以上８００ｎｍ以下である請求項１又は２に記載の半導体装置。
前記シールド電極が、前記トレンチの上で、前記ゲート電極と電気的に接続されている請求項１〜３のいずれか一項に記載の半導体装置。
前記第５半導体層と前記シールド電極の間に、前記ゲート絶縁膜よりも厚い絶縁膜が配置されている請求項１〜４のいずれか一項に記載の半導体装置。