JP4581179B2 - 絶縁ゲート型半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、IGBTなどの絶縁ゲート型半導体装置に関するものである。
【0002】
【従来の技術】
電力変換装置の低消費電力化が進む中で、その装置の中で中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きく、その中でも伝導度変調効果により、低オン電圧が達成でき、ゲート駆動が可能な絶縁ゲート型バイポーラトランジスタ(以下IGBTという)の使用は定着してきている。ウエハー表面にゲート電極を設けるいわゆるプレーナ型IGBTに比べ、表面から溝構造を形成しその中にゲート電極を埋設するトレンチ型IGBTはその両脇にチャネルを形成するので、チャネル密度を大きくする事ができるのでオン電圧をさらに低くする事ができるため近年普及しつつある。
【0003】
このトレンチ型IGBTの構造を図9を例にして説明する。図9は、ストライプ状のトレンチゲートを有するnチャネル型IGBTを、トレンチゲートを横切る方向に切断した断面図である。この図において、P型で高濃度のシリコン基盤1とN型で低濃度のドリフト層2からなるシリコンウエハーの表面にP型ベース領域3が形成され、その表面層に選択的にn+ソース領域4が形成されている。また、n+ソース領域4の表面からP型ベース領域3を貫通してN型ドリフト層2に達するトレンチが形成され、そのトレンチの内部には、ゲート酸化膜5を挟んで多結晶シリコンからなる制御用電極としてゲート電極6が充填されている。このゲート電極6の上部にはこれを覆うように層間絶縁膜7が形成されており、さらにその上部にはエミッタ電極8がn+ソース領域4とP型ベース領域3に共通に接触するように設けられている。さらにこの上部にパシベーション膜としてチッ化膜やアモルファルシリコンが形成されることがあるが、図では省略してある。また、P型のシリコン基盤1の反対側表面にはコレクタ電極9が設けられている。
【0004】
まずこのトレンチ型IGBTをオン状態にする動作を説明する。
エミッタ電極8は通常アースに接地し、これよりも高い電圧をコレクタ電極9に印加した状態で、ゲート電極6の電圧が閾値よりも低い電圧では素子はオフ状態であるので、これに閾値より高い電圧を印加すると、ゲート駆動回路10よりゲート抵抗11を介してゲート電極6には電荷が蓄積され始める。同時にP型ベース領域3でゲート酸化膜5を介してゲート電極6に接している部分はN型に反転してチャネル部を形成する。これにより電子電流がエミッタ電極8から、n+ソース領域4、P型ベース領域3のチャネル領域を通り、N型ドリフト層2に注入される。この注入された電子によりP型のシリコン基盤1とN型ドリフト層2との間が順バイアスされて、コレクタ電極9から正孔が注入される。この時のIGBTのエミッタ電極8−コレクタ電極9間の電圧降下がオン電圧である。
【0005】
次にIGBTをオン状態からオフ状態にするには、エミッタ電極8とゲート電極6間の電圧を閾値以下にすることによって、ゲート電極6に蓄積されていた電荷はゲート抵抗11を介してゲート駆動回路10へ放電される。その際、N型に反転していたチャネル領域がP型に戻り、チャネル領域が無くなることにより電子の供給がなされなくなる。これにより正孔の注入も無くなるので、N型ドリフト層2内に蓄積されていた電子と正孔がそれぞれコレクタ電極9とエミッタ電極8にはきだされるか、互いに再結合することにより電流は消滅し、オフ状態になる。
【0006】
このトレンチ型IGBTのオン電圧をさらに低減するためにさまざまな改善方法が提案されているが、特開平5−243561号公報の図101で開示されているIEGT(INJECTION ENHANCED GATE BIPOLOR TRANSISTOR)はダイオードのオン電圧に近い限界の特性が出せるものである。これはセルのn+ソース領域およびP型ベース領域の一部を絶縁層により被覆してこれらの領域とエミッタ電極がコンタクトしないようにしたものである。この動作は基本的にトレンチ型IGBTと同じであるが、n+ソース領域とP型ベース領域とがエミッタ電極とコンタクトしていない部分のP型ベース層の下の正孔は、エミッタ電極に吐き出されにくいためにここに蓄積し、N型ドリフト層のキャリア濃度分布はダイオードのそれに近くまでになり、通常のトレンチ型IGBTのオン電圧よりも低くなるものである。しかしパワーデバイスには低オン電圧以外にも高速スイッチング特性も要求されており、これの改善も重要な課題となっている。
【0007】
【発明が解決しようとする課題】
上述したトレンチ型IGBTおよびIEGTはトレンチ構造を高密度で形成してあるために、ゲート電極とエミッタ電極間の容量も大きなものとなる。 IGBTの動作で説明した様に、オンおよびオフ動作に移行するときにはこの容量に充放電する必要があるが、容量が大きい場合には充放電時間の増加と共にそこでの発生損失の増加をもたらす。パワーデバイスの発生損失はオン電圧で決まる定常損失と、オンおよびオフ動作時のスイッチング損失の和として発生するので、このスイッチング損失つまりゲート電極とエミッタ電極間の容量を低減することが重要である。
【0008】
この発明は上記の問題を解決するためのになされたもので、トレンチ型IGBTのオン電圧をIEGT並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減した絶縁ゲート型半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
この発明の絶縁ゲート型半導体装置は、第1主面および第2主面を有する第1導電型の第1半導体層と、前記第1半導体層の第1主面上に配設された低不純物濃度である第2導電型の第2半導体層と、前記第2半導体層の表面上に配設された前記第2半導体層よりも高い不純物濃度である第1導電型の第3半導体層と、前記第3半導体層表面から前記第3半導体層を貫通し前記第2半導体層に達するように形成された溝と、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第2導電型の第4半導体層と、前記溝の内側に配設された絶縁膜と、前記絶縁膜を介して前記第3半導体層と対向して前記溝内に配設された制御電極と、前記第3および第4半導体層の表面に配設された第1主電極と、前記第1半導体層の第2主面上に配設された第2主電極とを備え、前記第1主電極は、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの前記第4半導体層が形成された半導体領域では、前記第3半導体層と前記第4半導体層の両方に接触し、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの前記第4半導体層が形成されていない半導体領域では、前記第3半導体層上の層間絶縁膜を貫通する4μm 2 以下の開口部を介して第3半導体層のみに接触したものである。
この構成によれば、トレンチ型IGBTのオン電圧をIEGT並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減することができ、且つ、逆耐圧の低下を抑制することができる。
【0010】
またこの発明の絶縁ゲート型半導体装置は、第1主面および第2主面を有する第1導電型の第1半導体層と、前記第1半導体層の第1主面上に配設された低不純物濃度である第2導電型の第2半導体層と、前記第2半導体層の表面上に配設された前記第2半導体層よりも高い不純物濃度である第1導電型の第3半導体層と、前記第3半導体層表面から前記第3半導体層を貫通し前記第2半導体層に達するように形成された溝と、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第2導電型の第4半導体層と、前記溝の内側に配設された絶縁膜と、前記絶縁膜を介して前記第3半導体層と対向して前記溝内に配設された制御電極と、前記第3および第4半導体層の表面に配設された第1主電極と、前記第1半導体層の第2主面上に配設された第2主電極とを備え、前記第1主電極は、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの前記第4半導体層が形成された半導体領域では、前記第3半導体層と前記第4半導体層の両方に高抵抗の膜を介して接触し、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの前記第4半導体層が形成されていない半導体領域では、前記第3半導体層上の層間絶縁膜を貫通する開口部を介して第3半導体層のみに高抵抗の膜を介して接触したものである。
【0011】
またこの発明の絶縁ゲート型半導体装置は、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの前記第4半導体層が形成されていない半導体領域毎に前記開口部が1ヶ所である。
【0015】
【発明の実施の形態】
実施の形態1.
図1は、第1の態様における装置をトレンチゲートを横切る方向に切断した断面図である。
図1において、1は第1主面および第2主面を有する第1導電型の第1半導体層であるP型のシリコン基盤;2は第1主面上に配設された低不純物濃度の第2導電型の第2半導体層であるN型ドリフト層;3はN型ドリフト層2の表面上に配設された、N型ドリフト層2よりも高い不純物濃度の第1導電型の第3半導体層であるP型ベース領域;4はP型ベース領域3の表面に選択的に形成された第2導電型の第4半導体層であるn+ソース領域;5はn+ソース領域4表面からP型ベース領域3を貫通しN型ドリフト層2に達するように形成された溝の内側に配設された絶縁膜であるゲート酸化膜;6はゲート酸化膜5を介してP型ベース領域3と対抗して前記溝内に配設された制御電極であるゲート電極;7は層間絶縁膜、8はP型ベース領域3およびn+ソース領域4の表面に配設された第1主電極であるエミッタ電極;9はシリコン基盤1の第2主面上に配設された第2主電極であるコレクタ電極である。なお、以下の実施の形態においても同じ符号は同じ構成を意味している。
【0016】
図2は、IEGT構造の一例を示す断面図であり、n+ソース領域4およびP型ベース領域3とエミッタ電極8とが直接コンタクトするセルと、層間絶縁膜7の被覆により直接コンタクトしないセルの比率が、1:2である場合を示している。なお制御電極として働かないポリシリコンは12として区別した。
【0017】
図3は、P型ベース領域3およびn+ソース領域4がエミッタ電極8に接する長さと接しない長さの比と(図では横軸に長さ比と記載した)、オン電圧との関係を示す図である。すなわち、層間絶縁膜7により被覆されたセルの比率を変化させた場合のオン電圧の傾向を示す図である(黒丸)。この結果より層間絶縁膜7で被覆する比率が0から大きくするとオン電圧は低下し、IEGTの効果で正孔が層間絶縁膜7で被覆された下にたまる効果が現れていることが分かる。しかしそれ以上層間絶縁膜7で被覆する割合を増加させると、オン電圧が増加し始める。この原因は、IEGTの効果でオン電圧が低下するよりも、チャネルの密度が低下するためにその部分の抵抗増加の効果が大きく、トータルとしてオン電圧が増加するためである。よってその比率には最適値が存在する。
【0018】
また図4は、P型ベース領域3およびn+ソース領域4がエミッタ電極8に接する長さと接しない長さの比と(図では横軸に長さ比と記載した)、ターンオン損失との関係を示す図である。すなわち、IEGTにおけるターンオン時の損失と層間絶縁膜7で被覆する割合に対する依存性を示す図である(黒丸)。図より層間絶縁膜7で被覆する割合を増加させるとターンオン時の損失も増加することが分かる。この原因は被覆する割合を増加させても制御電極が同じだけあるので、これらとエミッタ電極間の容量を充電する必要があることと、IEGTの効果を出す為にN型ドリフト層に溜める正孔の量が増加している為に、その注入に時間が必要な為である。
【0019】
また図5はP型ベース領域3およびn+ソース領域4がエミッタ電極8に接する長さと接しない長さの比と(図では横軸に長さ比と記載した)、ターンオフ損失との関係を示す図である。図5の結果は、傾向はターンオン時と同一である。よってオン電圧、ターンオン損失およびターンオフ損失を考慮してそのトータルが最低となるようにするには層間絶縁膜7で被覆する割合を決めることが必要となる。
【0020】
これに対しこの発明の第1の態様は、制御電極として働かないポリシリコン12は形成しないものであるので、制御電極として作用しないポリシリコンとエミッタ電極間の容量はなくなり、充放電の時間は短縮できる。この効果は図4、5の白丸で示した様に、損失は従来のIEGT構造の場合に比べて低く押さえる事ができ、特に層間絶縁膜7で被覆する比率を増加させたものほど効果は顕著である。またオン電圧は図3の白丸で示したようにIEGTと同様の傾向を示しており、IEGTの効果は維持されている。またこれらの図よりP型ベース領域3およびn+ソース領域4がエミッタ電極8に接する部分のP型ベース領域のトレンチ溝にはさまれた部分の長さがそれ以外のP型ベース領域の長さに対する比は1:2から1:7が適当であることが分かる。
【0021】
実施の形態2.
図6は第2の態様における装置をトレンチゲートを横切る方向に切断した断面図である。この例では制御電極として働かないポリシリコン12はその上の層間絶縁膜に窓を開けてエミッタ電極8と短絡している。このことによりポリシリコン12とエミッタ電極8間には容量成分は発生しないので、ターンオフ時やターンオン時などのスイッチング時の時間が短縮できる。
【0022】
実施の形態3.
図7は第3の態様における装置をトレンチゲートを横切る方向に切断した断面図である(第1例)。IGBTのゲート電極6には閾値以下の電圧状態で、コレクタ電極9にはエミッタ電極8に対し正の大きな電圧を印加していわゆる逆耐圧特性を出す場合、図9のような一般的なトレンチ型IGBTではN型ドリフト層2への空乏層端13はトレンチの溝の先端とP型ベース領域3から伸びるが、図9のようにトレンチセルが狭い間隔でレイアウトしてある場合、図の破線の様に空乏層端13はほぼトレンチの先端より伸びる。これに対し図1に示した第1の態様では、P型ベース領域3がエミッタ電極8と短絡していない部分はエミッタ電極8に対して浮いており、さらに間隔も広いので空乏層は延びにくく、空乏層端13は図1の破線の様に湾曲した部分ができて、結果として逆耐圧は低下してしまう。この問題を解決するため、第3の態様ではP型ベース領域3がエミッタ電極8に対し浮いている部分の層間絶縁膜7に穴を開けて、エミッタ電極8に対して短絡している。この穴が大きい場合にはその下に溜まった正孔がここから吐き出されてしまい、IEGT効果がそこなわれてしまうので、良好なコンタクトが得られない程度まで小さくすることが重要である。そのサイズとしては4μm2以下程度でよく、また電位を安定化させるだけの目的であるのでP型ベース領域3が分離されている場合、それぞれに対し何処か一ヶ所に窓があいてあれば十分である。この結果これまで浮いていたP型ベース領域3はエミッタ電極8と同電位となり、ここから空乏層が伸びるために、逆耐圧は低下しない。
【0023】
図8は第3の態様における装置をトレンチゲートを横切る方向に切断した断面図である(第2例)。この例では符号14として示したチッ化膜やアモルファスなどの高抵抗の膜を利用してP型ベース領域3とエミッタ電極8間を短絡して上述した第1例と同様の効果を得るものである。
【0024】
【発明の効果】
この発明によれば、トレンチ型IGBTのオン電圧をIEGT並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減した絶縁ゲート型半導体装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の第1の態様における装置をトレンチゲートを横切る方向に切断した断面図である。
【図2】IEGT構造の一例を示す断面図である。
【図3】P型ベース領域およびn+ソース領域がエミッタ電極に接する長さと接しない長さの比と、オン電圧との関係を示す図である。
【図4】P型ベース領域およびn+ソース領域がエミッタ電極に接する長さと接しない長さの比と、ターンオフ損失との関係を示す図である。
【図5】P型ベース領域3およびn+ソース領域4がエミッタ電極8に接する長さと接しない長さの比と、ターンオン損失との関係を示す図である。
【図6】この発明の第2の態様における装置をトレンチゲートを横切る方向に切断した断面図である。
【図7】この発明の第3の態様における装置をトレンチゲートを横切る方向に切断した断面図である。
【図8】この発明の第3の態様における装置をトレンチゲートを横切る方向に切断した断面図である。
【図9】ストライプ状のトレンチゲートを有する一般的なnチャネル型IGBTを、トレンチゲートを横切る方向に切断した断面図である。
【符号の説明】
1 シリコン基板、 2 N型ドリフト層、 3 P型ベース領域、
4 n+ソース領域、 5 ゲート酸化膜、 6 ゲート電極、
7 層間絶縁膜、 8 エミッタ電極、 9 コレクタ電極、
10 ゲート駆動回路、 11 ゲート抵抗、 12 制御電極として働かないポリシリコン、 13 空乏層端、 14 高抵抗の膜
Claims (3)
- 第1主面および第2主面を有する第1導電型の第1半導体層と、前記第1半導体層の第1主面上に配設された低不純物濃度である第2導電型の第2半導体層と、前記第2半導体層の表面上に配設された前記第2半導体層よりも高い不純物濃度である第1導電型の第3半導体層と、前記第3半導体層表面から前記第3半導体層を貫通し前記第2半導体層に達するように形成された溝と、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第2導電型の第4半導体層と、前記溝の内側に配設された絶縁膜と、前記絶縁膜を介して前記第3半導体層と対向して前記溝内に配設された制御電極と、前記第3および第4半導体層の表面に配設された第1主電極と、前記第1半導体層の第2主面上に配設された第2主電極とを備え、前記第1主電極は、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの前記第4半導体層が形成された半導体領域では、前記第3半導体層と前記第4半導体層の両方に接触し、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの前記第4半導体層が形成されていない半導体領域では、前記第3半導体層上の層間絶縁膜を貫通する4μm 2 以下の開口部を介して第3半導体層のみに接触していることを特徴とする絶縁ゲート型半導体装置。
- 第1主面および第2主面を有する第1導電型の第1半導体層と、前記第1半導体層の第1主面上に配設された低不純物濃度である第2導電型の第2半導体層と、前記第2半導体層の表面上に配設された前記第2半導体層よりも高い不純物濃度である第1導電型の第3半導体層と、前記第3半導体層表面から前記第3半導体層を貫通し前記第2半導体層に達するように形成された溝と、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第2導電型の第4半導体層と、前記溝の内側に配設された絶縁膜と、前記絶縁膜を介して前記第3半導体層と対向して前記溝内に配設された制御電極と、前記第3および第4半導体層の表面に配設された第1主電極と、前記第1半導体層の第2主面上に配設された第2主電極とを備え、前記第1主電極は、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの前記第4半導体層が形成された半導体領域では、前記第3半導体層と前記第4半導体層の両方に高抵抗の膜を介して接触し、前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの前記第4半導体層が形成されていない半導体領域では、前記第3半導体層上の層間絶縁膜を貫通する開口部を介して第3半導体層のみに高抵抗の膜を介して接触していることを特徴とする絶縁ゲート型半導体装置。
- 前記溝により前記第3半導体層が分割されてできた複数の半導体領域のうちの前記第4半導体層が形成されていない半導体領域毎に前記開口部が1ヶ所であることを特徴とする請求項1または請求項2に記載の絶縁ゲート型半導体装置。
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