JP2011165771A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ウェハの反りを抑制し、製造コストを低減することができる半導体装置の製造方法を提供する。
【解決手段】まず、デバイス基板１０１の裏面と、熱酸化膜１０３が形成された支持基板１０２のおもて面とを、熱酸化膜１０３を介して貼り合せる。ついで、熱処理によって、デバイス基板１０１と熱酸化膜１０３との界面の化学結合を促進させる。ついで、デバイス基板１０１のおもて面に、おもて面素子構造を形成する。ついで、支持基板１０２の裏面側の外周に沿ってリブ２２を形成して補強部とし、支持基板１０２の裏面の中央部２１のみを薄くする。このとき、支持基板１０２を貫通し、デバイス基板１０１に達するまで除去して、デバイス基板１０１を所望の厚さにする。これにより、支持基板１０２の裏面側に、デバイス基板１０１の裏面が露出する。ついで、支持基板１０２の裏面側に露出するデバイス基板１０１の裏面に、裏面素子構造を形成する。
【選択図】図４

Description

この発明は、半導体装置の製造方法に関する。
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）などのパワーデバイスは、比較的大きな電力を制御する目的や整流する目的で用いられている。近年、ＩＧＢＴでは、高性能化および低コスト化が重要な課題となっている。このため、スイッチング損失の低減と高速スイッチング特性の改善が可能であり、尚且つ低コスト化が可能であるノンパンチスルー型ＩＧＢＴが主流となっている。そして、ＩＧＢＴの特性をさらに向上させるために、フィールドストップ（以下、ＦＳとする）層を用いた薄型のＩＧＢＴ構造が用いられるようになっている。
以下、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
図３６は、フィールドストップ型ＩＧＢＴの構造について示す断面図である。図３６に示すように、フィールドストップ型ＩＧＢＴでは、ウェハのおもて面側に形成される表面構造（以下、おもて面素子構造とする）として、例えば、ｎ-ドリフト層３の表面層に、ｐベース領域４が設けられている。また、ｐベース領域４の表面層の一部に、ｎ+エミッタ領域５が設けられている。そして、ｎ+エミッタ領域５を貫通し、ｎ-ドリフト層３に達するトレンチ１０が設けられている。トレンチ１０の内部には、ゲート酸化膜６を介してゲート電極７が設けられている。また、ゲート酸化膜６およびゲート電極７の上には絶縁膜１１が設けられている。エミッタ電極８は、ｐベース領域４およびｎ+エミッタ領域５に接する。また、エミッタ電極８は、絶縁膜１１によってゲート電極７と絶縁されている。
ウェハの裏面側に形成される表面構造（以下、裏面素子構造とする）として、ｎ-ドリフト層３の表面層に、ｎ+バッファ層２およびｐ+コレクタ層１がこの順で設けられている。コレクタ電極９は、ｐ+コレクタ層１に接する。このようなＦＳ型ＩＧＢＴでは、ｎ+バッファ層２をフィールドストップ層として用いている。これにより、キャリアの低注入、高輸送効率という効果を奏しながら、ノンパンチスルー構造よりもベース層を薄くすることで更なるオン電圧、ターンオフ損失特性が改善されたものとなっている。
図３７〜図３９は、従来のフィールドストップ型ＩＧＢＴの製造方法について示す断面図である。ＦＳ型ＩＧＢＴを作製する基板には、例えば浮遊帯（ＦＺ：Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によるシリコン（Ｓｉ）ウェハ（以下、ＦＺウェハとする）が用いられる。まず、図３７に示すように、ｎ-ドリフト層３となるｎ型のＦＺウェハのおもて面側におもて面素子構造を形成する。ついで、図３８に示すように、所望の素子特性を得ることができる適正な厚さまで、ＦＺウェハの裏面を例えば研磨やエッチングによって除去して薄くする。ついで、図３９に示すように、ＦＺウェハの裏面側に、裏面素子構造として、ｎ+バッファ層２およびｐ+コレクタ層１を形成する。ついで、ｐ+コレクタ層１に接するコレクタ電極９を形成することにより、図３６に示すＦＳ型ＩＧＢＴが完成する。
図３８に示すようにウェハを薄化する方法として、おもて面素子構造を形成したウェハのおもて面に、ウェハを支持する基板を接着剤や単結晶シリコン層で接着し、ウェハの裏面側から研磨やエッチングを行う方法が提案されている。また、別の方法として、ウェハ支持部に吸着された半導体ウェハ上に、モータにより高速回転している円板状でウェハの直径より小さい直径の研磨部が下がってきて、ウェハの内周部のみ研磨する方法が提案されている（例えば、下記特許文献１参照。）。
ここで、ＦＺウェハを用いたＦＳ型ＩＧＢＴは、例えばＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）などの情報デバイスに用いられるチョクラルスキー（ＣＺ：Ｃｚｏｃｈｒａｌｓｋｉ）法によるシリコンウェハ（以下、ＣＺウェハとする）を用いた場合に比べて製造コストが高くなってしまう。また、上述した方法でＦＳ型ＩＧＢＴを作製した場合、ＦＺウェハの薄化によってＦＺウェハの厚みの多くは除去され捨てられてしまうため、経済的に無駄が多く、製造コストが高くなってしまう。
このような問題を解消する方法として、例えば、ＳＯＩ構造のＩＧＢＴを作製する方法を応用し、予め薄く仕上げられたＦＺウェハを、ＦＺウェハよりも安価なＣＺウェハに貼り合せる方法が提案されている。このような方法を用いることで、薄化によってＦＺウェハの厚みの多くが除去されてしまうことを回避することができ、製造コストが抑えられる。また、予め薄く仕上げられたＦＺウェハはＣＺウェハによって補強される。このため、ＦＺウェハの剛性が維持され、製造工程中におけるウェハ破損などのリスクが回避される。
このようにウェハ同士を貼り合せる方法として、高抵抗の第１の基板の第１の面に第１導電型のバッファ層を形成するとともに、前記バッファ層より浅い位置に第２導電型のドレイン層を形成する工程と、前記第１の基板の第１の面の表面に前記ドレイン層を覆う第１の絶縁膜を形成する工程と、第１の面に第２の絶縁膜を有する第２の基板を、前記第２の絶縁膜を前記第１の絶縁膜に接触させて前記第１の基板に接合する工程と、前記第１の基板の前記第１の面と反対の第２の面を研磨し、所定の耐圧に対応する厚みにする工程と、前記第１の基板の第２の面にベース領域、ソース領域、およびゲート電極を含むＭＯＳゲート構造を形成する工程と、前記第２の基板および第１、第２の絶縁膜を除去する工程とを具備する方法が提案されている。ここで、第２の基板は、研磨され、除去される（例えば、下記特許文献２参照。）。
また、別の方法として、第１導電型の第１の基板の一方の面に、当該第１の基板より高不純物濃度の第１導電型の第２の半導体層を形成する工程と、前記第１の基板の前記第２の半導体層が形成されている面に、両方の基板表面に形成された酸化膜層により第２の基板を接着する工程と、前記第１の基板の他方の面に絶縁ゲート型電界効果トランジスタ素子を形成する工程と、酸化膜層をエッチングして除去し、前記第１の基板から前記第２の基板を取り外す工程と、この第１の基板の前記第２の基板が取り外された面に、前記第２の半導体層より高濃度の第２導電型の半導体層を形成する工程と、この第２導電型の半導体層にオーミック接触する第２の電極を形成する工程とを有する方法が提案されている。ここで、酸化膜層は、両方の基板を酸化処理して形成される（例えば、下記特許文献３参照。）。
特開平０５−１２１３８４号公報 特開２００２−２６１２８２号公報の図１２等 特開２００２−２６１２８１号公報
しかしながら、上述した特許文献２や特許文献３の技術を用いたとしても、遅くとも素子構造が形成されるウェハ（以下、デバイス基板とする）の裏面に裏面電極（コレクタ電極）を形成する前に、デバイス基板を薄化しなければならない（例えば、図３８参照）。デバイス基板の薄化によって、素子特性を所望の電圧領域に応じた特性とすることができるが、デバイス基板の剛性は著しく低下してしまう。このため、その後の工程において、デバイス基板が大きく反ってしまい、デバイス基板にワレや破損が生じてしまう可能性が高くなる。また、この薄化によって、デバイス基板の取り扱いが著しく困難となる恐れがある。
さらに、上述した特許文献２や特許文献３の技術では、デバイス基板を補強するために用いたウェハ（以下、支持基板とする）は、デバイス基板から、研削、研磨またはエッチングなどによって除去される。このため、製造工程が完了したときには、支持基板はなくなってしまい、再利用することができないため、製造コストが増大してしまう。また、弗酸（ＨＦ）系のエッチング液を用いてデバイス基板と支持基板の間の接着剤や単結晶シリコン層を溶解する場合、デバイス基板（支持基板含む）をエッチング液に１０時間以上浸す必要がある。このため、デバイス基板表面の素子構造を保護膜によって保護したとしても、素子構造として形成された酸化膜層などを保護することができず、ＩＧＢＴの信頼性が損なわれてしまう。
このような傾向は、特に８インチ径などの大口径ウェハにおいて顕著に現れる。近年、製造コストを低減するにあたり、８インチ径などへの大口径化は必須となっている。このため、製造コストを抑えて、低損失で高効率なＩＧＢＴを作製するためには、大口径ウェハにおいて、ウェハの剛性を向上することが重要となっている。
この発明は、上述した従来技術による問題点を解消するため、ウェハの反りを抑制する半導体装置の製造方法を提供することを目的とする。また、製造コストを低減する半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型の第１半導体領域となる第１基板の第１主面と、第１主面に酸化膜を有する第２基板の当該第１主面とを、当該酸化膜を介して貼り合せる貼り合せ工程と、熱処理することによって、前記第１基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、前記おもて面素子構造形成工程の後、前記第２基板の第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去する除去工程と、前記除去工程によって露出された前記第１基板の前記第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、を含むことを特徴とする。
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記おもて面素子構造形成工程の後、前記除去工程の前に、前記第２基板を第２主面側から、当該第２基板の厚さを一様に薄くする第２基板薄化工程をさらに含み、前記除去工程では、薄化された前記第２基板の前記第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去することを特徴とする。
また、請求項３の発明にかかる半導体装置の製造方法は、第１主面に酸化膜を有し、第１導電型の第１半導体領域となる第１基板の当該第１主面と、第２基板の第１主面とを、当該酸化膜を介して貼り合せる貼り合せ工程と、熱処理することによって、前記第２基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、前記おもて面素子構造形成工程の後、前記第２基板の第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去する除去工程と、前記除去工程によって露出された前記第１基板の前記第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、を含むことを特徴とする。
また、請求項４の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記おもて面素子構造形成工程の後、前記除去工程の前に、前記第２基板を第２主面側から、当該第２基板の厚さを一様に薄くする第２基板薄化工程をさらに含み、前記除去工程では、薄化された前記第２基板の前記第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去することを特徴とする。
また、請求項５の発明にかかる半導体装置の製造方法は、第１導電型の第１半導体領域となる第１基板の第１主面と、第２基板の第１主面とを貼り合せる貼り合せ工程と、熱処理することによって、前記第１基板と前記第２基板との界面の化学結合を促進する熱処理工程と、前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、前記おもて面素子構造形成工程の後、前記第２基板の第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去する除去工程と、前記除去工程によって露出された前記第１基板の前記第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、を含むことを特徴とする。
また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記おもて面素子構造形成工程の後、前記除去工程の前に、前記第２基板を第２主面側から、当該第２基板の厚さを一様に薄くする第２基板薄化工程をさらに含み、前記除去工程では、薄化された前記第２基板の前記第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去することを特徴とする。
また、請求項７の発明にかかる半導体装置の製造方法は、第１導電型の第１半導体領域となる第１基板の第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、前記第１基板の前記裏面素子構造が形成された前記第１主面と、第１主面に酸化膜を有する第２基板の当該第１主面とを、当該酸化膜を介して貼り合せる貼り合せ工程と、熱処理することによって、前記第１基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、を含むことを特徴とする。
また、請求項８の発明にかかる半導体装置の製造方法は、第１導電型の第１半導体領域となる第１基板の第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、前記第１基板の前記裏面素子構造の表面に酸化膜が形成された前記第１主面と、第２基板の第１主面とを、当該酸化膜を介して貼り合せる貼り合せ工程と、熱処理することによって、前記第２基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、を含むことを特徴とする。
また、請求項９の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、裏面素子構造形成工程では、前記第１基板の前記第１主面に、前記裏面素子構造を形成する熱拡散によって前記酸化膜が形成されることを特徴とする。
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項７〜９のいずれか一つに記載の発明において、前記おもて面素子構造形成工程の後、前記第２基板の第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板の当該第２主面側から除去する除去工程と、前記第２基板の前記第２主面の前記中央部に、前記第１基板の前記第１主面を露出する露出工程と、をさらに含むことを特徴とする。
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項１０に記載の発明において、前記除去工程では、前記第２基板の前記第２主面側から、当該第２基板の当該第２主面の前記中央部の厚みを薄くするように除去し、前記露出工程では、前記除去工程で残した前記第２基板の前記第２主面の前記中央部と、前記酸化膜とを除去して、前記第１基板の前記第１主面を露出することを特徴とする。
また、請求項１２の発明にかかる半導体装置の製造方法は、請求項１０に記載の発明において、前記除去工程では、前記第２基板の前記第２主面の前記中央部を貫通し、かつ当該第２基板の当該第２主面の当該中央部に露出する前記酸化膜の厚みを薄くするように除去し、前記露出工程では、前記除去工程で残した前記第２基板の前記第２主面の前記中央部に露出する前記酸化膜を除去して、前記第１基板の前記第１主面を露出することを特徴とする。
また、請求項１３の発明にかかる半導体装置の製造方法は、第１導電型の第１半導体領域となる第１基板の第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、第２基板の第１主面に、アモルファス構造または多結晶構造のシリコン膜を形成し、当該シリコン膜を酸化性雰囲気中で熱処理することによって酸化膜を形成する酸化膜形成工程と、前記第１基板の前記裏面素子構造が形成された前記第１主面と、前記第２基板の前記第１主面とを、前記酸化膜を介して貼り合せる貼り合せ工程と、熱処理することによって、前記第１基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、を含むことを特徴とする。
また、請求項１４の発明にかかる半導体装置の製造方法は、第１導電型の第１半導体領域となる第１基板の第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、前記第１基板の前記第１主面の前記裏面素子構造の表面に、アモルファス構造または多結晶構造のシリコン膜を形成し、当該シリコン膜を酸化性雰囲気中で熱処理することによって酸化膜を形成する酸化膜形成工程と、前記第１基板の前記裏面素子構造が形成された前記第１主面と、前記第２基板の前記第１主面とを、前記酸化膜を介して貼り合せる貼り合せ工程と、熱処理することによって、前記第２基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、を含むことを特徴とする。
また、請求項１５の発明にかかる半導体装置の製造方法は、請求項１３または１４に記載の発明において、前記第１基板の第２主面に、保護膜を形成する保護膜形成工程と、少なくとも前記第１基板と前記第２基板との間の前記酸化膜をエッチング液に浸し、当該酸化膜を除去する酸化膜除去工程と、をさらに含むことを特徴とする。
また、請求項１６の発明にかかる半導体装置の製造方法は、請求項１５に記載の発明において、前記酸化膜除去工程では、弗酸系のエッチング液を用いることを特徴とする。
また、請求項１７の発明にかかる半導体装置の製造方法は、請求項１３〜１６のいずれか一つに記載の発明において、前記酸化膜形成工程では、ＣＶＤ法によって前記シリコン膜を形成することを特徴とする。
また、請求項１８の発明にかかる半導体装置の製造方法は、請求項７〜１７のいずれか一つに記載の発明において、前記熱処理工程の後、前記おもて面素子構造形成工程の前に、前記第１基板を前記第２主面側から除去し、当該第１基板を前記第１半導体領域の厚さに応じて薄くする第１基板薄化工程をさらに含むことを特徴とする。
また、請求項１９の発明にかかる半導体装置の製造方法は、請求項１〜１８のいずれか一つに記載の発明において、おもて面素子構造形成工程では、おもて面素子構造として、少なくとも第２導電型の第２半導体領域および第１導電型の第３半導体領域を形成することを特徴とする。
また、請求項２０の発明にかかる半導体装置の製造方法は、請求項１〜１９のいずれか一つに記載の発明において、前記裏面素子構造形成工程では、裏面素子構造として少なくとも第１導電型の第４半導体領域および第２導電型の第５半導体領域を形成することを特徴とする。
上述した発明によれば、第１半導体領域の厚さに応じたほぼ所望の厚さを有する第１基板に、酸化膜を介して第２基板を貼り合せることで、薄い第１基板を補強する。また、第１基板と第２基板を貼り合せた基板（貼り合せ基板）には、外周端部が形成される。このため、予め薄く仕上げられた第１基板の剛性を向上することができる。また、予め第１半導体領域の厚さに応じた厚さで形成された第１基板を用いるため、製造工程の途中で薄化され捨てられてしまうデバイス基板の厚みを少なくすることができる。また、例えば１本のインゴットから第１基板を切断する際に、第１半導体領域の厚さに応じた厚さで予め薄く、デバイス基板１０１を切断することができる。このため、１本のインゴットから作製されるデバイス基板の枚数を、従来の製造方法によって製造工程途中で薄化される厚みだけ厚く切断されたデバイス基板の枚数よりも多く作製することができる。これにより、製造コストを低減することができる。
また、請求項５，６によれば、第１基板の裏面または第２基板のおもて面に酸化膜を形成する工程を減らすことができる。これにより、酸化膜を形成する工程を行う分の製造コストを低減することができる。
また、請求項７〜１２の発明によれば、第１基板を薄化する前に、第１基板の裏面に、裏面素子構造を形成することができる。
また、請求項１３〜１７の発明によれば、第１基板の裏面に裏面素子構造を形成した後に、第１基板と第２基板とを、アモルファス構造または多結晶構造のシリコン膜を熱酸化することで形成された酸化膜を介して貼り合せることによって、デバイス基板を補強する。また、このため、エッチングによって、第１基板から第２基板を剥がすことができ、第１基板が除去されずに残る。また、酸化膜はアモルファス構造または多結晶構造のシリコン膜を熱酸化することで形成されている。このため、酸化膜を除去するためのエッチング時間を短くすることができる。これにより、エッチング液に浸した第２基板が劣化することを防止することができる。したがって、第１基板から取り外した後の第２基板を再利用することができる。
本発明にかかる半導体装置の製造方法によれば、ウェハの反りを抑制することができるという効果を奏する。また、製造コストを低減することができるという効果を奏する。
実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態１にかかる半導体装置の製造方法を示す断面図である。 実施の形態２にかかる半導体装置の製造方法を示す断面図である。 実施の形態２にかかる半導体装置の製造方法を示す断面図である。 実施の形態２にかかる半導体装置の製造方法を示す断面図である。 実施の形態３にかかる半導体装置の製造方法を示す断面図である。 実施の形態４にかかる半導体装置の製造方法を示す断面図である。 実施の形態４にかかる半導体装置の製造方法を示す断面図である。 実施の形態４にかかる半導体装置の製造方法を示す断面図である。 実施の形態４にかかる半導体装置の製造方法を示す断面図である。 実施の形態４にかかる半導体装置の製造方法を示す断面図である。 実施の形態４にかかる半導体装置の製造方法を示す断面図である。 実施の形態４にかかる半導体装置の製造方法を示す断面図である。 実施の形態４にかかる半導体装置の製造方法を示す断面図である。 実施の形態５にかかる半導体装置の製造方法を示す断面図である。 実施の形態５にかかる半導体装置の製造方法を示す断面図である。 実施の形態５にかかる半導体装置の製造方法を示す断面図である。 実施の形態５にかかる半導体装置の製造方法を示す断面図である。 実施の形態５にかかる半導体装置の製造方法を示す断面図である。 実施の形態５にかかる半導体装置の製造方法を示す断面図である。 実施の形態６にかかる半導体装置の製造方法を示す断面図である。 実施の形態７にかかる半導体装置の製造方法を示す断面図である。 実施の形態８にかかる半導体装置の製造方法を示す断面図である。 実施の形態８にかかる半導体装置の製造方法を示す断面図である。 実施の形態８にかかる半導体装置の製造方法を示す断面図である。 実施の形態８にかかる半導体装置の製造方法を示す断面図である。 実施の形態８にかかる半導体装置の製造方法を示す断面図である。 実施の形態９にかかる半導体装置の製造方法を示す断面図である。 フィールドストップ型ＩＧＢＴの各領域の形成条件について示す図である。 フィールドストップ型ＩＧＢＴの電気的特性について示す特性図である。 フィールドストップ型ＩＧＢＴの電気的特性について示す特性図である。 フィールドストップ型ＩＧＢＴの電気的特性について示す特性図である。 フィールドストップ型ＩＧＢＴの構造について示す断面図である。 従来のフィールドストップ型ＩＧＢＴの製造方法について示す断面図である。 従来のフィールドストップ型ＩＧＢＴの製造方法について示す断面図である。 従来のフィールドストップ型ＩＧＢＴの製造方法について示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１〜図５は、実施の形態１にかかる半導体装置の製造方法を示す断面図である。例えばトレンチ構造のフィールドストップ（ＦＳ）型ＩＧＢＴの製造方法について説明する。まず、図１に示すように、デバイス基板（第１基板）１０１と、支持基板（第２基板）１０２を準備する。ついで、デバイス基板１０１の裏面（第１主面）を、おもて面（第２主面）と同様に鏡面研磨する（図示省略）。また、支持基板１０２のおもて面（第１主面）を鏡面研磨する（図示省略）。支持基板１０２の裏面（第２主面）を、おもて面と同様に鏡面研磨してもよい（以下、鏡面研磨工程とする）。
デバイス基板１０１のおもて面には、後述する工程においてＦＳ型ＩＧＢＴのおもて面素子構造が形成される。デバイス基板１０１は、ＦＳ型ＩＧＢＴのｎ-ドリフト領域（第１半導体領域）と同一の導電型（第１導電型）で、同一の不純物濃度を有する。また、デバイス基板１０１は、例えばインゴットなどから、予めｎ-ドリフト領域の厚さに応じた所望の厚さに、後の工程における研削やエッチングなどにより除去されるデバイス基板１０１の厚さ（以下、研削しろとする）を足し合せた厚さで切断されることで形成される。つまり、デバイス基板１０１は、製造工程の途中でｎ-ドリフト領域を薄化する従来の製造方法（以下、従来の製造方法とする）で用いられる基板の厚みよりも薄く形成されている。ｎ-ドリフト領域の厚さに応じた所望の厚さとは、おもて面素子構造および裏面素子構造をイオン注入によって形成する場合は、例えばｎ-ドリフト領域にイオン注入によって形成される領域の厚さを含めた厚さである。一方、おもて面素子構造および裏面素子構造をエピタキシャル成長によって形成する場合は、例えばほぼｎ-ドリフト領域の厚さである。デバイス基板１０１として、例えば浮遊帯（ＦＺ：Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によるシリコンウェハ（ＦＺウェハ）を用いてもよい。
ここで、ｎ-ドリフト層の厚さは、例えば耐圧に応じて決定される。具体的には、例えば、耐圧が１２００ＶのＩＧＢＴを作成する場合、ｎ-ドリフト層の厚さを１２０μｍから１３０μｍ程度にすることで、十分に所望の性能を得ることができる。また、耐圧が６００ＶのＩＧＢＴを形成する場合、ｎ-ドリフト層の厚さを６０μｍから７０μｍ程度にすればよい。
支持基板１０２のおもて面には、熱酸化膜１０３が形成されている。熱酸化膜１０３は、例えば酸化性雰囲気下で熱処理することによって形成される。熱酸化膜１０３を形成する熱処理方法として、例えばドライ酸素を用いたドライ酸化や、酸素（Ｏ2）と水素（Ｈ2）を用いたパイロジェニック酸化、バブリング酸化などを用いてもよい。支持基板１０２のおもて面は鏡面研磨されているため、対向するデバイスウェハの鏡面研磨面との密着性が向上し、その結果強固な接合面を得ることができる。支持基板１０２として、例えばデバイス基板１０１よりも安価なシリコン基板を用いるのがよい。具体的には、支持基板１０２として、例えばチョクラルスキー（ＣＺ：Ｃｚｏｃｈｒａｌｓｋｉ）法によるシリコンウェハ（ＣＺウェハ）を用いてもよい。
ついで、図２に示すように、デバイス基板１０１の裏面と、熱酸化膜１０３が形成された支持基板１０２のおもて面とを、熱酸化膜１０３を介して貼り合せる（貼り合せ工程）。このとき、水素結合やファンデルワールス力などの弱い引力によって、デバイス基板１０１と支持基板１０２のおもて面に形成された熱酸化膜１０３との結合状態が維持される。また、貼り合せ工程では、デバイス基板１０１と支持基板１０２を洗浄し乾燥させた後、両基板のノッチを合わせて貼り合せるのがよい。洗浄液として、例えばアンモニア（ＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）をからなる薬液、塩酸（ＨＣｌ）や塩酸と過酸化水素からなる薬液、および半導体装置の製造工程において用いる各種薬液を用いてもよい。
ついで、酸素を含む雰囲気中で熱処理することによって、デバイス基板１０１と熱酸化膜１０３との界面の化学結合を促進させる（熱処理工程）。このとき、デバイス基板１０１の裏面、熱酸化膜１０３および支持基板１０２のおもて面で、水（Ｈ2Ｏ）が内方拡散または外方拡散してシロキサン結合（Ｓｉ−Ｏ−Ｓｉ）による強い結合力が生じ、デバイス基板１０１と支持基板１０２とが強固に結合される。このように、従来よりも薄く形成されたデバイス基板１０１の裏面に支持基板１０２のおもて面を固着し、デバイス基板１０１を補強する。
ついで、図３に示すように、デバイス基板１０１のおもて面に、おもて面素子構造（図３６参照）を形成する（おもて面素子構造形成工程）。おもて面素子構造として、ｎ-ドリフト層３となるデバイス基板１０１のおもて面の表面に、ｐベース領域４（第２半導体領域）を形成する。ついで、ｐベース領域４の表面層の一部に、ｎ+エミッタ領域５（第３半導体領域）を形成する。そして、ｎ+エミッタ領域５およびｐベース領域４を貫通し、ｎ-ドリフト層３に達するトレンチ１０を形成する。ついで、トレンチ１０の内部に、ゲート酸化膜６を介してゲート電極７を形成する。ついで、ゲート酸化膜６およびゲート電極７の上に絶縁膜１１を形成する。ｐベース領域４およびｎ+エミッタ領域５に接するエミッタ電極８を形成する。エミッタ電極８は、絶縁膜１１によってゲート電極７と絶縁する。上述したおもて面素子構造形成工程では、おもて面素子構造として、少なくともｐベース領域４およびｎ+エミッタ領域５が形成されていればよい。
ついで、図４に示すように、支持基板１０２の裏面側の外周に沿った周辺部の全周または一部をリング状にリブ（外周端部）２２として残して補強部とし、支持基板１０２の裏面の中央部２１のみを薄くする（除去工程）。このとき、支持基板１０２を貫通し、デバイス基板１０１に達するまで、例えばデバイス基板１０１の研削しろなどを除去して、デバイス基板１０１を所望の厚さにする。つまり、支持基板１０２の裏面の中央部２１は完全に除去され、かつ支持基板１０２の裏面の中央部２１と同じ幅で熱酸化膜１０３も除去される。これにより、デバイス基板１０１と支持基板１０２とを貼り合せた基板（以下、貼り合せ基板とする。）の支持基板１０２側に、デバイス基板１０１の裏面が露出する。リブ２２は、例えば幅を１〜５ｍｍとし、高さを１２０〜８００μｍとしてもよい。また、リブ２２の幅が広いほど補強部としての強度を高くすることができる。支持基板１０２をリブ（外周端部）２２として残し、かつデバイス基板１０１の裏面を露出させることで、デバイス基板１０１をリブ２２によって補強した状態で、デバイス基板１０１の裏面に裏面素子構造を形成することができる。
ここで、支持基板１０２の裏面の中央部２１とは、デバイス基板１０１のおもて面のおもて面素子構造部１００が形成された領域に対して反対側の、支持基板１０２の裏面の領域である。つまり、貼り合せ基板として、デバイス基板１０１のおもて面側におもて面素子構造部１００が形成されていない外周端部が支持基板１０２の裏面の中央部２１よりも厚くなったリブ構造を有するウェハ２０が形成される。図示省略するが、おもて面素子構造部１００には、複数のチップのおもて面素子構造が格子状に形成されている。除去工程では、例えば、研磨またはエッチングもしくはその両方を組み合わせた方法を用いてもよい。エッチングの具体的な方法としては、例えば混酸エッチングや、アルカリエッチング、有機酸エッチングなどを用いてもよい。
ついで、図５に示すように、貼り合せ基板の支持基板１０２側に露出するデバイス基板１０１の裏面に、裏面素子構造（図３６参照）を形成する（裏面素子構造形成工程）。裏面素子構造として、デバイス基板１０１の裏面の表面層に、ｎ+バッファ層２（第４半導体領域）およびｐ+コレクタ層１（第５半導体領域）をこの順で形成する。ついで、ｐ+コレクタ層１に接するコレクタ電極を形成する。上述した裏面素子構造形成工程では、裏面素子構造として、少なくともｎ+バッファ層２およびｐ+コレクタ層１が形成されていればよい。また、ｎ+バッファ層２およびｐ+コレクタ層１は、例えばリン（Ｐ）やボロン（Ｂ）、アンチモン（Ｓｂ）などのドーパントを、デバイス基板１０１の裏面にイオン注入し、熱拡散することによって形成してもよいし、これらのドーパントを適宜導入したエピタキシャル層を形成してもよい。また、このとき、おもて面素子構造のうち、まだ形成されていない領域を形成してもよい。ついで、デバイス基板１０１のおもて面素子構造部１００を個々のチップに切り分けることで、図３６に示すようなＦＳ型ＩＧＢＴが完成する。
以上、説明したように、実施の形態１によれば、ｎ-ドリフト領域３の厚さに応じた所望の厚さを有するデバイス基板１０１に、熱酸化膜１０３を介して支持基板１０２を貼り合せることで、薄いデバイス基板１０１を補強する。このため、予め薄く仕上げられたデバイス基板１０１の剛性を向上することができる。これにより、デバイス基板１０１におもて面素子構造や裏面素子構造を形成する工程において、デバイス基板１０１の反りを抑制することができる。また、デバイス基板１０１と支持基板１０２を貼り合せた基板（貼り合せ基板）には、リブ２２が形成される。これにより、裏面素子構造を形成する工程において、薄いデバイス基板１０１をリブ２２によって補強することができ、デバイス基板１０１の反りを抑制することができる。また、予めｎ-ドリフト領域３の厚さに応じた厚さで形成されたデバイス基板１０１を用いるため、製造工程の途中で薄化され捨てられてしまうデバイス基板の厚みを少なくすることができる。また、例えば１本のインゴットからデバイス基板１０１を切断する際に、ｎ-ドリフト領域３の厚さに応じた厚さで予め薄く、デバイス基板１０１を切断することができる。このため、１本のインゴットから作製されるデバイス基板１０１の枚数を、従来の製造方法によって製造工程途中で薄化される厚みだけ厚く切断されたデバイス基板の枚数よりも多くすることができる。これにより、製造コストを低減することができる。また、両基板は熱酸化膜１０３によって化学結合されているため、接着剤を用いた場合と異なり、例えばおもて面素子構造などを形成する拡散工程などを高温度で行うことができる。
（実施の形態２）
図６〜図８は、実施の形態２にかかる半導体装置の製造方法を示す断面図である。実施の形態１において、貼り合せ基板にリブ構造を形成する前に、支持基板１０２の裏面全体を一様に除去し、支持基板１０２の厚さを薄くしてもよい。
実施の形態２では、まず、実施の形態１と同様に、鏡面研磨工程、貼り合せ工程、熱処理工程およびおもて面素子構造形成工程を行う（図１〜図３参照）。ついで、図６に示すように、支持基板１０２の裏面全面を一様に除去し、支持基板１０２を薄くする（第２基板薄化工程）。第２基板薄化工程では、例えば、研磨、研削またはエッチングもしくはそのいずれかを組み合わせた方法を用いてもよい。ついで、図７に示すように、実施の形態１と同様に除去工程を行い、支持基板１０２の裏面の中央部２１を除去してリブ２３を形成して、貼り合せ基板の支持基板１０２側にデバイス基板１０１の裏面を露出する。ついで、図８に示すように、実施の形態１と同様に裏面素子構造形成工程を行う。ついで、以降の工程を行うことで、図３６に示すようなＦＳ型ＩＧＢＴが完成する。それ以外の製造方法は、実施の形態１と同様である。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、第２基板薄化工程を行うことで、デバイス基板１０１の周辺部に形成される、デバイス基板１０１と支持基板１０２から構成されるリブ２３の厚さを適度に薄くすることができる。このため、後の工程で貼り合せ基板を収納するウェハキャリアやプロセスに用いるウェハホルダーを特殊に厚くしたものを用いる必要が無く、従来の規格に依るものを用いることができる。
（実施の形態３）
図９は、実施の形態３にかかる半導体装置の製造方法を示す断面図である。実施の形態１において、支持基板１０２のおもて面ではなく、デバイス基板１０１の裏面に熱酸化膜１０３を形成してもよい。
実施の形態３では、まず、図９に示すように、デバイス基板１０１と、支持基板１０２を準備し、実施の形態１と同様に鏡面研磨工程を行う。ついで、デバイス基板１０１の裏面に、熱酸化膜１０３を形成する。熱酸化膜１０３の形成方法は、実施の形態１と同様である。ついで、実施の形態１と同様に、貼り合せ工程、熱処理工程、おもて面素子構造形成工程、除去工程および裏面素子構造形成工程を行う（図２〜図５参照）。
貼り合せ工程では、実施の形態１と同様に、水素結合やファンデルワールス力などの弱い引力によって、デバイス基板１０１の裏面に形成された熱酸化膜１０３と支持基板１０２との結合状態が維持される。
熱処理工程では、支持基板１０２と熱酸化膜１０３との界面の化学結合が促進する。それ以外の製造方法は、実施の形態１と同様である。また、実施の形態２と同様に、おもて面素子構造形成工程と除去工程の間に、第２基板薄化工程を行ってもよい。デバイス基板１０１の裏面を鏡面研磨することの効果は、実施の形態１において支持基板１０２のおもて面を鏡面研磨することで得られる効果と同様である。ついで、以降の工程を行うことで、図３６に示すようなＦＳ型ＩＧＢＴが完成する。それ以外の製造方法は、実施の形態１と同様である。
以上、説明したように、実施の形態３によれば、実施の形態１および実施の形態２と同様の効果を得ることができる。
（実施の形態４）
図１０〜図１７は、実施の形態４にかかる半導体装置の製造方法を示す断面図である。デバイス基板１０１と支持基板１０２との間に熱酸化膜１０３を設けずに、デバイス基板１０１と支持基板１０２とを直に貼り合せてもよい。
実施の形態４では、まず、図１０に示すように、デバイス基板１０１と支持基板１０２を準備し、実施の形態１と同様に鏡面研磨工程を行う。ついで、図１１に示すように、デバイス基板１０１の裏面と、支持基板１０２のおもて面とを貼り合せる（貼り合せ工程）。両基板を貼り合せる方法は、実施の形態１と同様である。貼り合せ工程では、実施の形態１と同様に、水素結合やファンデルワールス力などの弱い引力によって、デバイス基板１０１と支持基板１０２との結合状態が維持される。
ついで、実施の形態１と同様に熱処理工程を行い、デバイス基板１０１と支持基板１０２との界面の化学結合を促進させる。デバイス基板１０１と支持基板１０２との間に熱酸化膜が設けられていない場合でも、シロキサン結合による強い結合力によって、デバイス基板１０１と支持基板１０２を強固に結合することができる。その理由は、熱酸化膜を形成していない表面でも、大気中或いは洗浄とその後のリンス液などに晒されることで薄い自然酸化膜が形成されているからである。
ついで、図１２〜図１４に示すように、実施の形態１と同様に、おもて面素子構造形成工程、除去工程および裏面素子構造形成工程を行う。ついで、以降の工程を行うことで、図３６に示すようなＦＳ型ＩＧＢＴが完成する。実施の形態４では、これらの工程を、実施の形態１の熱酸化膜工程を除いて、実施の形態１とほぼ同様に行うことができる（図３〜図５参照）。それ以外の製造方法は、実施の形態１と同様である。また、図１５〜図１７に示すように、実施の形態２と同様に、おもて面素子構造形成工程と除去工程の間に、第２基板薄化工程を行ってもよい。
以上、説明したように、実施の形態４によれば、実施の形態１および実施の形態２と同様の効果を得ることができる。また、デバイス基板１０１の裏面または支持基板１０２のおもて面に熱酸化膜を形成する工程を減らすことができる。これにより、熱酸化膜を形成する工程を行う分の製造コストを低減することができる。
（実施の形態５）
図１８〜図２３は、実施の形態５にかかる半導体装置の製造方法を示す断面図である。実施の形態１において、予め裏面素子構造のみが形成されたデバイス基板１０１を用いてもよい。
実施の形態５では、まず、図１８に示すように、デバイス基板（第１基板）１０４と、支持基板１０２を準備する。ついで、実施の形態１と同様に鏡面研磨工程を行う。デバイス基板１０４は、例えば従来の製造方法で用いられるデバイス基板と同様の厚みを有する。デバイス基板１０４の裏面には、裏面素子構造として、少なくともｎ+バッファ層２およびｐ+コレクタ層１が形成されている。裏面素子構造の形成方法は、実施の形態１の裏面素子構造形成工程と同様である。また、裏面素子構造を形成した後に、デバイス基板１０４の裏面を、例えばメカノケミカル研磨などを行って平坦化してもよい。
ついで、図１９に示すように、デバイス基板１０４の裏面に形成された例えばｐ+コレクタ層１と、熱酸化膜１０３が形成された支持基板１０２のおもて面とを、熱酸化膜１０３を介して貼り合せる（貼り合せ工程）。両基板を貼り合せる方法は、実施の形態１と同様である。ついで、実施の形態１と同様に熱処理工程を行い、デバイス基板１０４と熱酸化膜１０３との界面の化学結合を促進させる。
ついで、図２０に示すように、デバイス基板１０４のおもて面全面を一様に除去し、デバイス基板１０４をｎ-ドリフト領域の厚さに応じた所望の厚さに例えばデバイス基板１０４の研削しろの厚さを足し合せた厚さまで薄くする（第１基板薄化工程）。デバイス基板１０４を薄くする方法として、例えば樹脂製やセラミック系の結合剤によってダイヤモンド砥粒を固定した砥石によって研削してもよいし、二酸化ケイ素（ＳｉＯ2）またはその水和物のコロイド（コロイダルシリカ）を含む研磨砥液を染み込ませた不織布によって研磨してもよいし、これらを組み合わせてもよい。さらに、例えば酢酸（ＣＨ3ＣＯＯＨ）や燐酸（Ｈ3ＰＯ4）などを含む弗酸と硝酸（ＨＮＯ3）からなるエッチング液によってエッチングし、研削や研磨による傷などの除去を兼ねてもよい。
ついで、図２１に示すように、実施の形態１と同様に、おもて面素子構造形成工程を行う（図３参照）。ついで、図２２に示すように、実施の形態１と同様に除去工程を行い、支持基板１０２の裏面の中央部２４を除去してリブ２５を形成する。このとき、支持基板１０２の裏面の中央部２４の厚みを薄くするように除去してもよいし、支持基板１０２の裏面の中央部２４のみを完全に除去して熱酸化膜１０３を露出してもよい。支持基板１０２の裏面の中央部２４およびリブ２５は、実施の形態１と同様の領域に形成される。
ついで、図２３に示すように、例えばエッチングによって熱酸化膜１０３を除去し、貼り合せ基板の支持基板１０２側にデバイス基板１０４の裏面を露出する（露出工程）。除去工程において、支持基板１０２の裏面の中央部２４を完全に除去せずに残した場合は、残っている支持基板１０２の裏面の中央部２４も除去する。また、エッチングによってリブ２５が薄くなるが、予め、このエッチングによるリブ２５の薄化の影響を考慮して支持基板１０２の厚さを決定することで、デバイス基板１０４の補強部としてのリブ２５の機能を維持することができる。
ついで、実施の形態１と同様に、貼り合せ基板の支持基板１０２側に露出するデバイス基板１０４の裏面に接するコレクタ電極を形成する。つまり、ｐ+コレクタ層に接するコレクタ電極が形成される。図２２および図２３では、デバイス基板１０４の裏面に形成されているｎ+バッファ層およびｐ+コレクタ層は図示省略する（以下、図２４においても同様）。ついで、以降の工程を行うことで、図３６に示すようなＦＳ型ＩＧＢＴが完成する。それ以外の製造方法は、実施の形態１と同様である。
以上、説明したように、実施の形態５によれば、実施の形態１と同様の効果を得ることができる。また、デバイス基板１０４を薄化する前に、裏面素子構造形成工程を行う。このため、薄化されたデバイス基板に裏面素子構造形成工程を行う場合に比べて、デバイス基板の反りを抑制することができる。また、実施の形態１と同様に、熱酸化膜１０３によって貼り合せ基板を作製するため、おもて面素子構造形成工程などを高温度で行うことができる。この高温度の熱処理によって、前以って形成されているデバイス基板１０４の裏面の例えばｎ+バッファ層２やｐ+コレクタ層１を理想的な状態にすることができる。
（実施の形態６）
図２４は、実施の形態６にかかる半導体装置の製造方法を示す断面図である。実施の形態５の除去工程において、支持基板１０２の裏面の中央部２４を完全に除去するとともに、貼り合せ基板の支持基板１０２側に露出する熱酸化膜１０３を薄くするように除去してもよい。
実施の形態６では、まず、実施の形態５と同様に、鏡面研磨工程、裏面素子構造形成工程、貼り合せ工程、熱処理工程、第１基板薄化工程およびおもて面素子構造形成工程を行う（図１８〜図２１参照）。ついで、図２４に示すように、実施の形態５と同様に除去工程を行い、支持基板１０２の裏面の中央部２４を貫通し熱酸化膜１０３に達するまで除去してリブ２５を形成する。このとき、支持基板１０２の裏面の中央部２４を完全に除去する。そして、貼り合せ基板の支持基板１０２側に露出する熱酸化膜１０３の厚みを薄くする。ついで、実施の形態５と同様に露出工程を行い、支持基板１０２の裏面の中央部２４に残る熱酸化膜１０３を除去し、貼り合せ基板の支持基板１０２側にデバイス基板１０４の裏面を露出する（図２３参照）。ついで、以降の工程を行うことで、図３６に示すようなＦＳ型ＩＧＢＴが完成する。それ以外の製造方法は、実施の形態５と同様である。
以上、説明したように、実施の形態６によれば、実施の形態５と同様の効果を得ることができる。
（実施の形態７）
図２５は、実施の形態７にかかる半導体装置の製造方法を示す断面図である。実施の形態５において、支持基板１０２のおもて面ではなく、デバイス基板１０４の裏面に熱酸化膜１０３を形成してもよい。
実施の形態７では、まず、図２５に示すように、実施の形態５と同様に、鏡面研磨工程および裏面素子構造形成工程を行う。ついで、デバイス基板１０４の裏面に形成されたｐ+コレクタ層１の表面に、熱酸化膜１０３を形成する。熱酸化膜１０３は、裏面素子構造形成工程中に、例えばｎ+バッファ層２およびｐ+コレクタ層１を形成する熱拡散によって同時に形成されてもよいし、裏面素子構造形成工程後に、実施の形態１と同様に形成してもよい。
ついで、実施の形態５と同様に、貼り合せ工程、熱処理工程、第１基板薄化工程、おもて面素子構造形成工程、除去工程および露出工程を行う（図１８〜図２３参照）。熱処理工程では、支持基板１０２と熱酸化膜１０３との界面の化学結合が促進する。それ以外の製造方法は、実施の形態５と同様である。また、実施の形態６と同様に、除去工程および露出工程を行ってもよい（図２４）。ついで、以降の工程を行うことで、図３６に示すようなＦＳ型ＩＧＢＴが完成する。
以上、説明したように、実施の形態７によれば、実施の形態５および実施の形態６と同様の効果を得ることができる。
（実施の形態８）
図２６〜図３０は、実施の形態８にかかる半導体装置の製造方法を示す断面図である。実施の形態５において、支持基板１０２のおもて面に形成する熱酸化膜を、アモルファス構造または多結晶構造のシリコン膜を熱酸化することで形成された熱酸化膜１０５としてもよい。
実施の形態８では、まず、図２６に示すように、実施の形態５と同様に、鏡面研磨工程および裏面素子構造形成工程を行う。ついで、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、デバイス基板１０４の裏面に形成されたｐ+コレクタ層１の表面に、アモルファス構造または多結晶構造のシリコン膜を堆積する。ついで、酸化性雰囲気中で熱処理することによって、ｐ+コレクタ層１の表面に形成されたシリコン膜を熱酸化する（酸化膜形成工程）。これにより、裏面素子構造が形成されたデバイス基板１０４の裏面に、熱酸化膜１０５が形成される。
熱酸化膜１０５となるシリコン膜を形成するＣＶＤ法では、例えばモノシラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）などの原料をガスとして用いてもよい。モノシランをガスとして用いてアモルファス構造のシリコン膜を形成する場合、熱処理の温度を５５０〜６００℃とするのがよい。また、モノシランをガスとして用いて多結晶構造のシリコン膜を形成する場合、熱処理の温度を６００〜７００℃とするのがよい。また、アモルファス構造または多結晶構造のシリコン膜を形成することができればよく、熱ＣＶＤ法を用いてもよいし、プラズマＣＶＤ法を用いてもよい。アモルファス構造または多結晶構造のシリコン膜を熱酸化する方法として、例えばドライ酸素を用いたドライ酸化や、酸素（Ｏ2）と水素（Ｈ2）を用いたパイロジェニック酸化、バブリング酸化などを用いてもよい。
ついで、熱酸化膜１０５を、例えば研磨することで平坦化する（以下、平坦化工程とする）。平坦化工程では、コロイダルシリカからなる研磨剤を含む弱アルカリ性の研磨砥液を染み込ませた不織布によって研磨してもよい。特に、多結晶構造のシリコン膜では、多結晶を構成する各結晶粒の大きさが異なるため、単結晶構造のシリコン膜に比べて、結晶粒界において平坦度が劣る。このような状態で貼り合せ工程を行った場合、デバイス基板１０４の裏面と熱酸化膜１０５との界面において、水素結合やファンデルワールス力が著しく低下する。その結果、その後の熱処理工程において、デバイス基板１０４の裏面、熱酸化膜１０５および支持基板１０２のおもて面でのシロキサン結合が促進しなくなってしまう。このため、貼り合せ工程および熱処理工程を行う前に平坦化工程を行うことで、このような問題を回避することができる。
ついで、図２７〜図２９に示すように、実施の形態５と同様に、貼り合せ工程、熱処理工程、第１基板薄化工程およびおもて面素子構造形成工程を行う。これらの工程は、実施の形態５とほぼ同様に行うことができる（図１９〜図２１参照）。貼り合せ工程では、実施の形態５と同様に、水素結合やファンデルワールス力などの弱い引力によって、デバイス基板１０４と支持基板１０２のおもて面に形成された熱酸化膜１０５との結合状態が維持される。また、熱処理工程では、実施の形態５と同様に、デバイス基板１０４と熱酸化膜１０５との界面の化学結合を促進させる。
ついで、図３０に示すように、デバイス基板１０４のおもて面に、保護膜（図示省略）を形成し、デバイス基板１０４のおもて面構造を保護する（保護膜形成工程）。保護膜形成工程では、弗酸を含むエッチング液に対する選択比が低い例えばレジストを、コーターを用いてスピン塗布することによって、保護膜を形成してもよい。ついで、少なくともデバイス基板１０４と支持基板１０２との間の熱酸化膜１０５が浸かるように、貼り合せ基板をエッチング液に浸し、熱酸化膜１０５を除去する（酸化膜除去工程）。酸化膜除去工程では、弗酸系のエッチング液を用いてもよい。これにより、デバイス基板１０４から支持基板１０２を取り外すことができる。また、実施の形態８では、デバイス基板１０４と支持基板１０２とを貼り合せた基板（貼り合せ基板）に、リブ構造は形成しない。
ついで、以降の工程を行うことで、図３６に示すようなＦＳ型ＩＧＢＴが完成する。それ以外の製造方法は、実施の形態５と同様である。
以上、説明したように、実施の形態８によれば、実施の形態５と同様の効果を得ることができる。また、デバイス基板１０４の裏面に裏面素子構造を形成した後に、デバイス基板１０４と支持基板１０２とを、アモルファス構造または多結晶構造のシリコン膜を熱酸化することで形成された熱酸化膜１０５を介して貼り合せることによって、デバイス基板１０４を補強する。このため、エッチングによって、デバイス基板１０４から支持基板１０２を剥がすことができ、支持基板１０２が除去されずに残る。また、熱酸化膜１０５はアモルファス構造または多結晶構造のシリコン膜を熱酸化することで形成されている。このため、熱酸化膜１０５を除去するためのエッチング時間を短くすることができる。これにより、エッチング液に浸した支持基板１０２が劣化することを防止することができる。したがって、デバイス基板１０４から取り外した後の支持基板１０２を再利用することができる。また、エッチング時間を短くすることができるため、例えば貼り合せ基板全体をエッチング液に浸したとしても、デバイス基板１０４表面に素子構造として形成された酸化膜層などが劣化することを回避することができる。これにより、半導体装置の信頼性を向上することができる。
（実施の形態９）
図３１は、実施の形態９にかかる半導体装置の製造方法を示す断面図である。実施の形態９において、支持基板１０２のおもて面ではなく、デバイス基板１０４の裏面に、アモルファス構造または多結晶構造のシリコン膜を熱酸化することで形成された熱酸化膜１０５を形成してもよい。
実施の形態９では、まず、図３１に示すように、実施の形態８と同様に、鏡面研磨工程および裏面素子構造形成工程を行う。ついで、デバイス基板１０４の裏面に形成されたｐ+コレクタ層１の表面に、実施の形態８と同様に、アモルファス構造または多結晶構造のシリコン膜を堆積する。
ついで、実施の形態８と同様に、酸化膜形成工程、平坦化工程、貼り合せ工程、熱処理工程、第１基板薄化工程およびおもて面素子構造形成工程を行う（図２７〜図２９参照）。貼り合せ工程では、実施の形態８と同様に、水素結合やファンデルワールス力などの弱い引力によって、デバイス基板１０４の裏面に形成された熱酸化膜１０５と支持基板１０２との結合状態が維持される。また、熱処理工程では、支持基板１０２と熱酸化膜１０５との界面の化学結合が促進する。ついで、以降の工程を行うことで、図３６に示すようなＦＳ型ＩＧＢＴが完成する。それ以外の製造方法は、実施の形態８と同様である。
以上、説明したように、実施の形態９によれば、実施の形態８と同様の効果を得ることができる。
（実施例１）
図３２は、フィールドストップ型ＩＧＢＴの各領域の形成条件について示す図である。また、図３３は、フィールドストップ型ＩＧＢＴの電気的特性について示す特性図である。実施の形態１〜４にかかる半導体装置の製造方法によって作製した各試料の電気的特性について検証した。次に示すように、試料として、６通りの製造方法で作製されたＦＳ型ＩＧＢＴを準備した。実施の形態１に従い、ＦＳ型ＩＧＢＴを作製した（以下、第１実施例とする）。実施の形態２に従い、ＦＳ型ＩＧＢＴを作製した（以下、第２実施例とする）。実施の形態３に従い、除去工程の異なる２通りのＦＳ型ＩＧＢＴを作製した（以下、第３，４実施例とする）。第４実施例は、第２基板薄化工程を行っている。また、第１実施例〜第４実施例では、パイロジェニック酸化法を用いて、熱酸化膜１０３を形成している。熱酸化膜１０３の厚さを、０．５μｍとした。実施の形態４に従い、除去工程の異なる２通りのＦＳ型ＩＧＢＴを作製した（以下、第５，６実施例とする）。第６実施例は、第２基板薄化工程を行っている。
各試料は、８インチのシリコンウェハを用いて、それぞれ１０枚ずつ作製している。また、各試料において、製造工程を行う前のデバイス基板１０１の厚みを３００μｍとした。デバイス基板１０１として、（１００）面を有するシリコン単結晶を用いた。各試料の耐圧を１２００Ｖとした。
貼り合せ工程では、デバイス基板１０１と支持基板１０２とを貼り合せる前に、両基板を洗浄し、スピン乾燥させた。洗浄液として、アンモニア（３４ｗｔ％）、過酸化水素（３０ｗｔ％）および水を体積比１：１：５の割合で含む水溶液を用いた。洗浄方法は、次に示すとおりである。まず、洗浄液を８０℃に熱した。ついで、各試料を１０分間浸して洗浄した。ついで、各試料において、１０分間の純水による洗浄を、異なる槽を用いて２回行った。熱処理工程では、処理温度を１１００℃とし、処理時間を１２０分とした。
除去工程を行う前の第２基板薄化工程では、第２，４，６実施例において、まず、＃３６０のダイヤモンド砥粒を含むレジボンド砥石を用いて、支持基板１０２の裏面全体を７０μｍ研削した。ついで、＃２０００のダイヤモンド砥粒を含むレジボンド砥石を用いて、支持基板１０２の裏面全体を３０μｍ研削した。
除去工程では、＃４０００のダイヤモンド砥粒を含むビトリファイド砥石を用いた。リブ２２の幅を３ｍｍとした。ここで、ｎ-ドリフト層の厚さが１５０μｍとなるまで研削している。また、除去工程による研削面を、エッチングによって２０μｍ除去し平坦化した。このエッチングは、室温で行った。エッチング液として、弗酸（４８ｗｔ％）、硝酸（６８ｗｔ％）、硫酸（９６ｗｔ％）、燐酸（８０ｗｔ％）および水を体積比１：４：２：１：２の割合で含む水溶液を用いた。
また、図３２に示すように、第１実施例〜第６実施例の各ＦＳ型ＩＧＢＴには、次に示す条件で各領域が形成されている。ｐ+コレクタ層のドーパント濃度および厚さを、それぞれ３．５×１０15ａｔｏｍｓ／ｃｍ3および３μｍとした。ｎ+バッファ層のドーパント濃度および厚さを、それぞれ１．５×１０16ａｔｏｍｓ／ｃｍ3および８μｍとした。ｎ-ドリフト層のドーパント濃度および厚さを、それぞれ１．５×１０14ａｔｏｍｓ／ｃｍ3および１２０μｍとした。ｐベース領域のドーパント濃度および厚さを、それぞれ５×１０17ａｔｏｍｓ／ｃｍ3および４μｍとした。ｎ+エミッタ領域のドーパント濃度および厚さを、それぞれ１×１０19ａｔｏｍｓ／ｃｍ3および０．５μｍとした。コレクタ電極として、シリコンを０．５ｗｔ％含むアルミニウム、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）がこの順で積層した金属層を形成した。ここで、アルミニウム層の厚さを１μｍとした。チタン層の厚さを０．０１μｍとした。ニッケル層の厚さを１μｍとした。金層の厚さを０．５μｍとした。コレクタ電極はスパッタリングによって形成している。
比較として、デバイス基板に支持基板を貼り合せずに、従来と同様の製造方法で裏面素子構造形成工程を行ったＦＳ型ＩＧＢＴを作製した（以下、第１比較例とする）。第１比較例のそれ以外の構成は、第１実施例と同様である。
そして、図３３に示す６通りの項目を測定した。コレクタ電流１ｍＡおよび温度１３０℃のときのコレクタ−エミッタ間遮断電圧を測定した（以下、第１検証項目とする）。コレクタ−エミッタ間電圧１２００Ｖおよび温度１２５℃のときのコレクタ−エミッタ間漏れ電流密度を測定した（以下、第２検証項目とする）。温度１２５℃のときのコレクタ−エミッタ間飽和電圧を測定した（以下、第３検証項目とする）。コレクタ−エミッタ間電圧６００Ｖ、ゲート電圧＋／−１５Ｖおよび温度１２５℃のときのターンオン損失を測定した（以下、第４検証項目とする）。コレクタ−エミッタ間電圧６００Ｖ、ゲート電圧＋／−１５Ｖおよび温度１２５℃のときのターンオフ損失を測定した（以下、第５検証項目とする）。製造工程途中において、ウェハ端部のチッピングまたはウェハ全体のワレが生じた（以下、ワレ不良とする）枚数を計数した（以下、第６検証項目とする）。
また、測定には、各試料をそれぞれ個々のチップに切り分け、切り分けた複数のチップのうち、中央部近傍の１つ、および周辺部近傍の４つの計５つのチップを用いた。但し、製造工程途中で、ウェハ全体にワレが生じたウェハについては、第１〜第５検証項目の測定は行っていない。測定値は、５つのチップの測定結果の平均値である。
図３３に示す結果より、第１〜第５検証項目の測定では、第１〜第６実施例のいずれも正常に動作した。また、第６検証項目の測定では、第１〜第６実施例において、ワレ不良が発生したウェハは０枚であった。一方、第１比較例では、すべてのウェハにおいて、ウェハ全体にワレが発生した。第１比較例においてワレ不良が発生した製造工程は、いずれも、デバイス基板を薄化した後の裏面素子構造形成工程であった。第１〜第６実施例では、貼り合せ基板を用いることでデバイス基板１０１が補強され、ウェハの反りを抑制することができるため、ウェハのワレ不良を防止することができると推測される。
（実施例２）
図３４は、フィールドストップ型ＩＧＢＴの電気的特性について示す特性図である。実施の形態５〜７にかかる半導体装置の製造方法によって作製した各試料の電気的特性について検証した。実施の形態５に従い、ＦＳ型ＩＧＢＴを作製した（以下、第７実施例とする）。第７実施例では、除去工程において支持基板１０２の裏面の中央部２４の厚みを薄くするように除去し、その一部を一様に残している。実施の形態６に従い、ＦＳ型ＩＧＢＴを作製した（以下、第８実施例とする）。第８実施例では、除去工程において熱酸化膜１０３の厚みを薄くするように除去している。実施の形態７に従い、デバイス基板１０４のｐ+コレクタ層１の表面に形成される熱酸化膜１０３の形成方法、および除去工程の異なる４通りのＦＳ型ＩＧＢＴを作製した（以下、第９〜第１２実施例とする）。第９，１１実施例では、除去工程において支持基板１０２の裏面の中央部２４の厚みを薄くするように除去し、その一部を一様に残している。第１０，１２実施例では、熱酸化膜１０３の厚みを薄くするように除去している。また、第９，１０実施例では、ｐ+コレクタ層１を形成した後に、ｐ+コレクタ層１の表面に熱酸化膜１０３を形成した。第１１，１２実施例では、ｐ+コレクタ層１と同時に熱酸化膜１０３を形成した。
第１基板薄化工程では、まず、＃２０００のダイヤモンド砥粒を含むビトリファイド砥石を用いて、デバイス基板１０４の裏面全体を３０μｍ研削した。ついで、コロイダルシリカを含む水酸化ナトリウム系（ｐＨ１１）の研磨砥液を染み込ませたウレタン系の不織布によって研磨し、デバイス基板１０４の厚さを１２０μｍまで薄くした。
除去工程では、＃３６０のダイヤモンド砥粒を含むレジボンド砥石と、＃２０００のダイヤモンド砥粒を含むレジボンド砥石を用いて、支持基板１０２の裏面の中央部２４を研削した。露出工程では、第７，９，１１実施例において、エッチング液として、弗酸（４８ｗｔ％）、硝酸（６８ｗｔ％）、硫酸（９６ｗｔ％）、燐酸（８０ｗｔ％）および水を体積比１：４：２：１：２の割合で含む水溶液を用いた。一方、第８，１０，１２実施例において、エッチング液として、弗酸（４８ｗｔ％）および水を体積比１：３の割合で含む水溶液を用いた。エッチングは、室温で行っている。それ以外の条件は実施例１と同様である。
比較として、実施例１と同様に、第１比較例を準備した。また、貼り合せ基板を用いて、リブ構造を形成せずに基板裏面全体を研削した後に、裏面素子構造形成工程を行ったＦＳ型ＩＧＢＴを作製した（以下、第２比較例とする）。第２比較例のそれ以外の構成は、第１比較例と同様である。
図３４に示す結果より、第１〜第５検証項目の測定では、第７〜第１２実施例のいずれも正常に動作した。一方、第１比較例は正常に動作しなかった。また、第６検証項目の測定では、第７〜第１２実施例において、ワレ不良が発生したウェハは０枚であった。一方、第１比較例では、すべてのウェハにおいて、ウェハ端部のチッピングまたはウェハ全体のワレが生じた。また、第１比較例では、すべてのウェハにおいて１０ｍｍを超える反りが発生し、ウェハの搬送に支障をきたした。第７〜第１２実施例では、貼り合せ基板を用いることでデバイス基板１０４が補強され、ウェハの反りを抑制することができるため、ウェハのワレ不良を防止することができると推測される。また、貼り合せ基板をリブ構造とすることでさらにデバイス基板１０４が補強され、さらにウェハの反りを抑制することができ、ウェハのワレ不良を防止することができると推測される。
（実施例３）
図３５は、フィールドストップ型ＩＧＢＴの電気的特性について示す特性図である。実施の形態８，９にかかる半導体装置の製造方法によって作製した各試料の電気的特性について検証した。実施の形態８に従い、ＦＳ型ＩＧＢＴを作製した（以下、第１３実施例とする）。実施の形態９に従い、ＦＳ型ＩＧＢＴを作製した（以下、第１４実施例とする）。各試料は、８インチのシリコンウェハを用いて、それぞれ５０枚ずつ作製している。
酸化膜形成工程では、モノシランをガスとして用いて、アモルファス構造のシリコン膜を堆積する。このときの熱処理温度を５９０℃とした。シリコン膜を熱酸化する方法として、パイロジェニック酸化を用いた。酸化膜除去工程では、貼り合せ基板全体をエッチング液に３０分間浸した。エッチング液として、弗酸（４８ｗｔ％）および水を体積比１：３の割合で含む水溶液を用いた。それ以外の条件は実施例２と同様である。比較として、実施例１と同様に、第１比較例を準備した。
図３５に示す結果より、第１〜第５検証項目の測定では、第１３，１４実施例のいずれも正常に動作した。また、第６検証項目の測定では、第１３，１４実施例において、ワレ不良が発生したウェハは０枚であった。一方、第１比較例では、５０枚中４３枚のウェハにおいて、ウェハ端部のチッピングまたはウェハ全体のワレが生じた。第１３，１４実施例では、アモルファス構造の熱酸化膜を介して貼り合された貼り合せ基板を用いることでデバイス基板１０４が補強され、ウェハの反りを抑制することができるため、ウェハのワレ不良を防止することができると推測される。
以上において本発明では、トレンチゲート構造のＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、プレーナ構造のＩＧＢＴなど、デバイス基板のおもて面および裏面に素子構造を有する半導体装置に適用することが可能である。また、デバイス基板または支持基板の表面に熱酸化膜を形成しているが、熱酸化膜に限らず、例えばＣＶＤ法などで形成することができる酸化膜など、酸化膜であればよく、その成分および形成方法は問わない。
以上のように、本発明にかかる半導体装置の製造方法は、インバータなどの電力変換装置などに使用されるパワー半導体装置に有用である。
２０ ウェハ
２１ 支持基板の裏面の中央部
２２ リブ
１００ おもて面素子構造部
１０１ デバイス基板
１０２ 支持基板
１０３ 熱酸化膜

Claims (20)

  1. 第１導電型の第１半導体領域となる第１基板の第１主面と、第１主面に酸化膜を有する第２基板の当該第１主面とを、当該酸化膜を介して貼り合せる貼り合せ工程と、
    熱処理することによって、前記第１基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、
    前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
    前記おもて面素子構造形成工程の後、前記第２基板の第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去する除去工程と、
    前記除去工程によって露出された前記第１基板の前記第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記おもて面素子構造形成工程の後、前記除去工程の前に、前記第２基板を第２主面側から、当該第２基板の厚さを一様に薄くする第２基板薄化工程をさらに含み、
    前記除去工程では、薄化された前記第２基板の前記第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 第１主面に酸化膜を有し、第１導電型の第１半導体領域となる第１基板の当該第１主面と、第２基板の第１主面とを、当該酸化膜を介して貼り合せる貼り合せ工程と、
    熱処理することによって、前記第２基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、
    前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
    前記おもて面素子構造形成工程の後、前記第２基板の第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去する除去工程と、
    前記除去工程によって露出された前記第１基板の前記第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記おもて面素子構造形成工程の後、前記除去工程の前に、前記第２基板を第２主面側から、当該第２基板の厚さを一様に薄くする第２基板薄化工程をさらに含み、
    前記除去工程では、薄化された前記第２基板の前記第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 第１導電型の第１半導体領域となる第１基板の第１主面と、第２基板の第１主面とを貼り合せる貼り合せ工程と、
    熱処理することによって、前記第１基板と前記第２基板との界面の化学結合を促進する熱処理工程と、
    前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
    前記おもて面素子構造形成工程の後、前記第２基板の第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去する除去工程と、
    前記除去工程によって露出された前記第１基板の前記第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  6. 前記おもて面素子構造形成工程の後、前記除去工程の前に、前記第２基板を第２主面側から、当該第２基板の厚さを一様に薄くする第２基板薄化工程をさらに含み、
    前記除去工程では、薄化された前記第２基板の前記第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板を貫通し前記第１基板に達するまで除去することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 第１導電型の第１半導体領域となる第１基板の第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、
    前記第１基板の前記裏面素子構造が形成された前記第１主面と、第１主面に酸化膜を有する第２基板の当該第１主面とを、当該酸化膜を介して貼り合せる貼り合せ工程と、
    熱処理することによって、前記第１基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、
    前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 第１導電型の第１半導体領域となる第１基板の第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、
    前記第１基板の前記裏面素子構造の表面に酸化膜が形成された前記第１主面と、第２基板の第１主面とを、当該酸化膜を介して貼り合せる貼り合せ工程と、
    熱処理することによって、前記第２基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、
    前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 裏面素子構造形成工程では、前記第１基板の前記第１主面に、前記裏面素子構造を形成する熱拡散によって前記酸化膜が形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記おもて面素子構造形成工程の後、前記第２基板の第２主面の外周端部を残し、当該第２基板の当該第２主面の中央部を、当該第２基板の当該第２主面側から除去する除去工程と、
    前記第２基板の前記第２主面の前記中央部に、前記第１基板の前記第１主面を露出する露出工程と、
    をさらに含むことを特徴とする請求項７〜９のいずれか一つに記載の半導体装置の製造方法。
  11. 前記除去工程では、前記第２基板の前記第２主面側から、当該第２基板の当該第２主面の前記中央部の厚みを薄くするように除去し、
    前記露出工程では、前記除去工程で残した前記第２基板の前記第２主面の前記中央部と、前記酸化膜とを除去して、前記第１基板の前記第１主面を露出することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記除去工程では、前記第２基板の前記第２主面の前記中央部を貫通し、かつ当該第２基板の当該第２主面の当該中央部に露出する前記酸化膜の厚みを薄くするように除去し、
    前記露出工程では、前記除去工程で残した前記第２基板の前記第２主面の前記中央部に露出する前記酸化膜を除去して、前記第１基板の前記第１主面を露出することを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 第１導電型の第１半導体領域となる第１基板の第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、
    第２基板の第１主面に、アモルファス構造または多結晶構造のシリコン膜を形成し、当該シリコン膜を酸化性雰囲気中で熱処理することによって酸化膜を形成する酸化膜形成工程と、
    前記第１基板の前記裏面素子構造が形成された前記第１主面と、前記第２基板の前記第１主面とを、前記酸化膜を介して貼り合せる貼り合せ工程と、
    熱処理することによって、前記第１基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、
    前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  14. 第１導電型の第１半導体領域となる第１基板の第１主面に、裏面素子構造を形成する裏面素子構造形成工程と、
    前記第１基板の前記第１主面の前記裏面素子構造の表面に、アモルファス構造または多結晶構造のシリコン膜を形成し、当該シリコン膜を酸化性雰囲気中で熱処理することによって酸化膜を形成する酸化膜形成工程と、
    前記第１基板の前記裏面素子構造が形成された前記第１主面と、前記第２基板の前記第１主面とを、前記酸化膜を介して貼り合せる貼り合せ工程と、
    熱処理することによって、前記第２基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、
    前記熱処理工程の後、前記第１基板の第２主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、
    を含むことを特徴とする半導体装置の製造方法。
  15. 前記第１基板の第２主面に、保護膜を形成する保護膜形成工程と、
    少なくとも前記第１基板と前記第２基板との間の前記酸化膜をエッチング液に浸し、当該酸化膜を除去する酸化膜除去工程と、
    をさらに含むことを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記酸化膜除去工程では、弗酸系のエッチング液を用いることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記酸化膜形成工程では、ＣＶＤ法によって前記シリコン膜を形成することを特徴とする請求項１３〜１６のいずれか一つに記載の半導体装置の製造方法。
  18. 前記熱処理工程の後、前記おもて面素子構造形成工程の前に、前記第１基板を前記第２主面側から除去し、当該第１基板を前記第１半導体領域の厚さに応じて薄くする第１基板薄化工程をさらに含むことを特徴とする請求項７〜１７のいずれか一つに記載の半導体装置の製造方法。
  19. おもて面素子構造形成工程では、おもて面素子構造として、少なくとも第２導電型の第２半導体領域および第１導電型の第３半導体領域を形成することを特徴とする請求項１〜１８のいずれか一つに記載の半導体装置の製造方法。
  20. 前記裏面素子構造形成工程では、裏面素子構造として少なくとも第１導電型の第４半導体領域および第２導電型の第５半導体領域を形成することを特徴とする請求項１〜１９のいずれか一つに記載の半導体装置の製造方法。
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