JP2006269924A - 炭化珪素半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】n型4H-SiCあるいは6H-SiC基板1上に順次、熱CVD法によりn型ドリフト層2、p型ベース層3、n型ソース層4をエピタキシャル成長で形成させる。その基板1をソース層4、ベース層3を部分的に完全に除去できる深さまで反応性イオンエッチング法により垂直にエッチングして、トレンチ11を形成する。トレンチ11を含む凹凸のある基板表面に、アモルファス構造の非晶質シリコン膜14を減圧CVD法を用いて成膜する。続いて窒素雰囲気下で焼成することによって非晶質シリコン膜14を固相で多結晶化することによって多結晶シリコン膜16を形成する。続いて常圧雰囲気で酸化処理し、多結晶シリコン膜16を酸化膜15に変換する。
【選択図】 図1
Description
従って、移動度がSiより低いことと考え合わせても、Siと比べて数100分の1にオン抵抗を低減することができ、次世代の電力用半導体素子として期待されている。現在までに、ダイオード、トランジスタ、サイリスタなど様々な構造のデバイスが試作され、その一部が実用化されている。
実際の動作は、予めソース電極8をアース電位にしておき、ゲート電極7に負バイアスを印加すると、N型ソース領域4とN型ドリフト層2に挟まれたチャネル領域5には正孔が誘起された蓄積状態となり、このnチャネルMOSFETでは電子を伝導キャリアとするので、電流は流れない。ドレイン電極9に正の高電圧を印加するとベース領域3とドリフト層2間の接合が逆バイアス状態になるので、空乏層がベース領域3内とドリフト層領域2内に広がり、電流を低く抑えたまま高電圧を維持しており、これがオフ状態である。この状態からゲート電極7に正バイアスを印加するとソース領域4とドリフト層2に挟まれたベース領域3の表面のチャネル領域5に電子が誘起された反転状態になり、電子がソース電極8、ソース領域4、反転したチャネル領域5、ドリフト層2、基板1、ドレイン電極9の順に流れるオン状態となる。再び、ゲート電極に負バイアスを印加するとチャネル領域5の反転が消滅し、電子の流れる経路が遮断されてオフ状態になる。
以上のようなことから、特に1〜2kV程度の耐圧を持つトランジスタにおいては、オン抵抗が無視できないため、オン抵抗を微細化により低減できるUMOSFETが有望である。
しかし、実際のデバイスでは、上記で説明したように様々な抵抗成分が存在しており、これら抵抗成分は、絶縁耐圧が低くなればなるほど、ドリフト層の抵抗に対して割合が増加していくことが問題となっている。
また、MOSFETにおいては、以下の式で示されるチャネル抵抗成分が大きな割合を占めているという問題がある。RCH=L/{WCOX μn(VG−VT)} ・・式(2)ここで、Lはチャネル長、Wはチャネル幅、COXは酸化膜容量、μnはキャリアの移動度、VGはゲート電圧、VTはゲートのしきい値電圧である。この(2)式からRCHは、電子の移動度μnの影響を大きく受けることがわかる。
まず、UMOSFETが作製されるSiCの結晶構造、結晶面について説明する。図4に単位セル構造とMOS界面に主に用いられる六方晶炭化珪素の結晶面を示す。主な六方晶炭化珪素には、一対のSi-Cから成る層がc軸方向に4層周期で積層された構造になっている4H-SiCと6層周期で積層されている6H-SiCがある。4H-SiCでは図4の単位格子内に5層、6H-SiCでは7層含まれている。
図4の(a)は六角柱の上面が(0001)面、底面が(000-1)面であり、(b)は六角柱の側面が(1-100)面、(c)は(1-100)面と垂直な面の(11-20)面、(d)は上面の六角形の一辺を共有しかつ底面と成す角が54.7°である面が、4H(03-38)面あるいは6H(01-14)面と呼ばれている面である。なお、ここで、格子面の記号の説明をすると、負の指数については、結晶学上、数字に上付きのバー(−)を用いるが、電子出願の関係上、数字の前に(−)の符号を付けることとする。そして、等価な対称性を持つ面については{ }で表し、結晶内の方向を示す場合は[ ]で表し、等価な方向すべてを示す場合は〈 〉で表すこととする。
非特許文献1の記載を参照すると、4H-SiCの各結晶面上にMOS界面を形成し、その時のMOSFETの移動度を調査した結果、実効移動度(effective mobility)が(0001)、(11-20)、(03-38)面でそれぞれ、3.8cm2/Vs、5.4cm2/Vs、10.6cm2/Vsと(0001)面より(11-20)面や(03-38)面上のMOSFETの移動度が高いことが報告されている。この理由として4Hあるいは6H-SiCの(0001)面はSi(111)面と、4Hあるいは6H-SiCの(11-20)面や4Hあるいは6H-SiCの(1-100)面はSi(110)面と、4H-SiC(03-38)面あるいは6H-SiC(01-14)面はSi(100)面と等価な面と説明されており、Siでも(100)面、(110)面、(111)面の順に移動度が高い。この理由として、原子の面密度が低いほど界面準位密度が下がり、その界面準位に捕獲される伝導電子が少なくなることや捕獲された電子からのクーロン散乱が少なくなることによると説明されている。
さらに特許文献3においては、(11-20)面をMOSチャネル面として用いながら、主表面を(1-100)面、(0001)面、(11-20)面とした場合の様々なケースについて記載されている。
図5は、UMOSFETの製造工程を示す断面図である。まず、n型4H-SiCあるいは6H-SiC基板1(n+)上に順次、熱CVD法により5μm、1016cm-3のn型ドリフト層2(n-)、1μm、1017cm-3のp型ベース層3(p)、0.5μm、1019cm-3のn型ソース層4(n+)をエピタキシャル成長で形成させる(図5(a))。
このようにトレンチ11を形成した後、30nm程度のゲート酸化膜6を形成する。ゲート酸化膜の形成としては、高温の酸素雰囲気中にトレンチ11を形成した基板1を導入し、トレンチ11の側壁を直接酸化させる。単結晶基板の表面に直接酸化によってゲート酸化膜を形成するプレーナ型の場合には、異なる面方位の面に酸化膜の形成をおこなうということがないので、酸化膜のばらつきが生じる問題はない。しかし、トレンチ側壁に直接酸化させる方法では、異なる面方位をもつトレンチ側壁で酸化速度が異なるため、形成されるゲート酸化膜の膜厚に側壁間でばらつきが生じる。このばらつきを防止するために非特許文献2に記載されているように、トレンチ11を設けた基板表面に、モノシランの熱分解により多結晶シリコン膜10をCVD法を用いて成膜する(図5(c))。多結晶シリコン膜10の成膜速度は、基板表面の温度で決まり、成長面の基板面方位に依存しない。このため、異なる面方位を持つトレンチ側壁へも均一な膜厚での成膜が可能である。次に、1000℃程度の高温の酸素雰囲気で加熱することで多結晶シリコン膜10を酸化膜12にする。さらにゲートトレンチ部をすべて覆うようにボロンをドーピングしたポリSiを堆積してゲート電極7とする。さらにこのポリSiのゲート電極7の表面のみを酸化して層間絶縁膜10としての酸化膜を形成する。その後、反応性イオンエッチングにより、選択的にn型ソース層4の一部をp型ベース層3が露出するまで除去する。その後この露出されたpベース層3に金属電極8aを形成する。その後nソースコンタクト用の金属を形成してソース電極8とし、裏面の酸化膜を除去してドレイン電極9を形成する。(図5(d))。
また、前記アモルファスシリコン膜がノンドープであるとよい。
また、炭化珪素単結晶基板は第一導電型の第一領域、第二導電型の第二領域及び第一導電型の第三領域からなり、前記トレンチが第二領域及び第三領域を貫通して第一領域に達するストライプ状のトレンチゲートであり、前記酸化膜がゲート酸化膜であるとよい。
また,多結晶シリコン(原子間力顕微鏡(AFM(Atomic force Microscope))法で計測した表面凹凸数10〜200nm)を成膜した後,これを酸化して得た酸化膜の表面凹凸が多結晶シリコンの表面の凹凸数10〜200nm程度であるのに対し,本発明で得たアモルファスシリコンを用いて成膜後,これを酸化して得た酸化膜の凹凸は3〜4nm程度まで減少できることが分かった。
まず、トレンチ11を含む凹凸のある基板表面に、好ましくは520℃以下の成膜温度でアモルファス構造の非晶質シリコン膜14を減圧CVD法を用いて50nmの厚さで成膜する(図1(a))。成膜条件は、480℃の成膜温度、ヘリウムをキャリアガスとして20%のモノシラン(SiH4)ガスを成膜ガスとし、70Pa〜100Pa(本実施例では80Pa)の成膜圧力とした。続いて1000℃以下の温度(好ましくは800℃〜1000℃)で、O2が7sccm(O2が3に対してNが5の割合)の常圧雰囲気で酸化処理し、非晶質シリコン膜14を酸化膜15に変換する(図1(b))。以降の工程は図5(d)と同様である。
まず、トレンチ11を含む凹凸のある基板表面に、好ましくは520℃以下の成膜温度でアモルファス構造の非晶質シリコン膜14を減圧CVD法を用いて50nmの厚さで成膜する(図1(a))。成膜条件は、485℃の成膜温度、ヘリウムをキャリアガスとして20%のモノシラン(SiH4)ガスを成膜ガスとし、70Pa〜100Pa(本実施例では80Pa)の成膜圧力とした。続いて800℃〜900℃の窒素雰囲気下で焼成することによって非晶質シリコン膜14を固相で多結晶化することによって多結晶シリコン膜16を形成する(図2(b))。続いて1000℃以下の温度(好ましくは900℃〜1000℃)で、O2が7sccmの常圧雰囲気で酸化処理し、多結晶シリコン膜16を酸化膜15に変換する(図2(c))。以降の工程は図5(d)と同様である。
実施例1において、非晶質シリコン膜を成膜後に比較的低温の800℃〜1000℃で酸化しているが、この時、非晶質シリコン膜は表面で酸化が進む一方、表面下では固相での多結晶化が起こっている。このため、最表面以外は多結晶シリコンを酸化することになる。実施例2においては、非晶質シリコンを固相多結晶化によって多結晶シリコンに変換したのち、酸化シリコンを形成している。
まず焼成条件なしで、900℃、1時間の酸化条件で酸化膜表面の凹凸はAFMの平均粗さで1.13nmであった。同じく900℃、2時間で0.45nm、900℃5時間で0.63nm、1200℃、5分で4.5nm、1200℃、10分で9.9nm、1200℃、20分で16.1nm、1200℃、1時間で4.9nm、1200℃、2時間で17.5nmであった。酸化条件を900℃、5時間とし、焼成条件を1300℃、1時間とした場合は0.66nmであった。酸化音頭が900℃と1200℃の試料を比較すると、900℃の試料の酸化膜の表面凹凸は小さく(0.66nm以下)、1200℃の試料の酸化膜の表面凹凸は大きかった(4.5nm以上)。更に一度900℃で酸化した酸化膜は、その後に1300℃、1時間で焼成しても、表面凹凸は900℃で酸化して焼成なしの試料のグループと同程度に維持されている。
多結晶シリコンを気相から成長させる場合、はじめにシリコン原子は、基板表面の多くのなんらかの凹凸を種(または核)としてランダムな結晶面を表面として成長する。この時多結晶粒の表面は2次元(面)であり、気中から成長面に供給されたシリコン原子は、結晶粒の成長面でマイグレーションをしながら成長をつづける。この過程で、成長を始めている結晶粒の表面が結晶成長の核であるため、多結晶シリコンの断面はコラム状の形状として成長する。一方、非晶質シリコンの固相での多結晶化では、結晶成長の核はアモルファス構造の中の粗密(密度の揺らぎなどの不安定構造)などであり、基板表面だけではなく、アモルファス相のあらゆる点から始まる。このため、同じ温度で多結晶シリコンを形成する場合には気相から形成した場合よりも固相からの方がより細かな結晶粒の多結晶シリコンが形成される。この他、500℃以下という低温で成長した非晶質シリコンの密度は、800℃で形成した多結晶シリコンよりも低いため、非晶質シリコンを固相で多結晶化した場合には、結晶粒の膨張によって粒同士のぶつかい合いが発生し、表面凹凸が増幅されるという現象は起こらない。
2 n型ドリフト層
3 ベース領域
4 ソース領域
5 チャネル領域
6 ゲート酸化膜
7 ゲート電極
8 ソース電極
9 ドレイン電極
10 層間絶縁膜
11 トレンチ
12 酸化膜
14 非晶質シリコン膜
15 酸化膜
16 多結晶シリコン膜
Claims (4)
- 炭化珪素単結晶基板上に設けられたトレンチの内面に酸化膜を形成する方法において、少なくともトレンチの内面にアモルファスシリコン膜を成膜し、該アモルファスシリコン膜を固相で多結晶シリコン膜とし、該多結晶シリコン膜を酸化して酸化膜とすることを特徴とする炭化珪素半導体装置の製造方法。
- 前記アモルファスシリコン膜がノンドープであることを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。
- アモルファスシリコン膜を固相で多結晶シリコン膜を形成する焼成温度が900℃以下であることを特徴とする請求項1又は2に記載の炭化珪素半導体装置の製造方法。
- 炭化珪素単結晶基板は第一導電型の第一領域、第二導電型の第二領域及び第一導電型の第三領域からなり、前記トレンチが第二領域及び第三領域を貫通して第一領域に達するストライプ状のトレンチゲートであり、前記酸化膜がゲート酸化膜であることを特徴とする請求項1に記載の製造方法で形成した炭化珪素半導体装置。
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