JPH11274487A - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法Info
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- JPH11274487A JPH11274487A JP10077876A JP7787698A JPH11274487A JP H11274487 A JPH11274487 A JP H11274487A JP 10077876 A JP10077876 A JP 10077876A JP 7787698 A JP7787698 A JP 7787698A JP H11274487 A JPH11274487 A JP H11274487A
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- 239000004065 semiconductor Substances 0.000 title claims description 29
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 27
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 title claims description 13
- 239000010410 layer Substances 0.000 claims abstract description 165
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 48
- 239000010703 silicon Substances 0.000 claims abstract description 48
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 41
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 40
- 239000002344 surface layer Substances 0.000 claims abstract description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 38
- 238000005468 ion implantation Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 22
- 150000002500 ions Chemical class 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 239000010408 film Substances 0.000 abstract 4
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 239000010409 thin film Substances 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 239000012535 impurity Substances 0.000 description 14
- 239000013078 crystal Substances 0.000 description 7
- 238000009279 wet oxidation reaction Methods 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910002090 carbon oxide Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005421 electrostatic potential Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/1608—Silicon carbide
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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Abstract
(57)【要約】
【課題】 炭素含有量が少なく、かつ膜厚が薄いゲート
酸化膜が形成でき、ノーマリオフ型とするのに適した炭
化珪素半導体装置の製造方法を提供する。 【解決手段】 ゲート酸化膜７を形成する前に、まず表
面チャネル層５、ｐ- 型ベース領域３ａ、３ｂ及びｎ+
型ソース領域４ａ、４ｂの表層部にイオン種をイオン注
入し、珪素と炭素との結合を切っておく。そして、結合
が切れた炭素を酸化して、表面チャネル層５、ｐ- 型ベ
ース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂか
ら外部に放出させる。その後、熱処理を施して結合が切
れた珪素を酸化してゲート酸化膜７を形成する。これに
より、炭素含有量の少ないシリコンを酸化して形成し
た、炭素含有量の少ないゲート酸化膜を形成することが
できる。
酸化膜が形成でき、ノーマリオフ型とするのに適した炭
化珪素半導体装置の製造方法を提供する。 【解決手段】 ゲート酸化膜７を形成する前に、まず表
面チャネル層５、ｐ- 型ベース領域３ａ、３ｂ及びｎ+
型ソース領域４ａ、４ｂの表層部にイオン種をイオン注
入し、珪素と炭素との結合を切っておく。そして、結合
が切れた炭素を酸化して、表面チャネル層５、ｐ- 型ベ
ース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂか
ら外部に放出させる。その後、熱処理を施して結合が切
れた珪素を酸化してゲート酸化膜７を形成する。これに
より、炭素含有量の少ないシリコンを酸化して形成し
た、炭素含有量の少ないゲート酸化膜を形成することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
【０００２】
【従来の技術】本出願人は、プレーナ型ＭＯＳＦＥＴに
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。このプレーナ型ＭＯＳＦＥＴの断面図を図８に示
し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造に
ついて説明する。
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。このプレーナ型ＭＯＳＦＥＴの断面図を図８に示
し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造に
ついて説明する。
【０００３】ｎ+ 型炭化珪素半導体基板１は上面を主表
面１ａとし、主表面の反対面である下面を裏面１ｂとし
ている。このｎ+ 型炭化珪素半導体基板（以下、ｎ+ 型
半導体基板という）１の主表面１ａ上には、基板１より
も低いドーパント濃度を有するｎ- 型炭化珪素エピタキ
シャル層（以下、ｎ- 型エピ層という）２が積層されて
いる。
面１ａとし、主表面の反対面である下面を裏面１ｂとし
ている。このｎ+ 型炭化珪素半導体基板（以下、ｎ+ 型
半導体基板という）１の主表面１ａ上には、基板１より
も低いドーパント濃度を有するｎ- 型炭化珪素エピタキ
シャル層（以下、ｎ- 型エピ層という）２が積層されて
いる。
【０００４】このとき、ｎ+ 型半導体基板１およびｎ-
型エピ層２の上面を（０００１）Ｓｉ面としているが、
ｎ+ 型半導体基板１およびｎ- 型エピ層２の上面を（１
１２−０）ａ面としてもよい。つまり、（０００１）Ｓ
ｉ面を用いると低い表面状態密度が得られ、（１１２−
０）ａ面を用いると、低い表面状態密度で、かつ、完全
にらせん転位の無い結晶が得られる。
型エピ層２の上面を（０００１）Ｓｉ面としているが、
ｎ+ 型半導体基板１およびｎ- 型エピ層２の上面を（１
１２−０）ａ面としてもよい。つまり、（０００１）Ｓ
ｉ面を用いると低い表面状態密度が得られ、（１１２−
０）ａ面を用いると、低い表面状態密度で、かつ、完全
にらせん転位の無い結晶が得られる。
【０００５】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ- 型ベース領域３ａおよびｐ
- 型ベース領域３ｂが離間して形成されている。また、
ｐ-型ベース領域３ａの表層部における所定領域には、
ベース領域３ａよりも浅いｎ + 型ソース領域４ａが、ま
た、ｐ- 型ベース領域３ｂの表層部における所定領域に
は、ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂが
それぞれ形成されている。
には、所定深さを有するｐ- 型ベース領域３ａおよびｐ
- 型ベース領域３ｂが離間して形成されている。また、
ｐ-型ベース領域３ａの表層部における所定領域には、
ベース領域３ａよりも浅いｎ + 型ソース領域４ａが、ま
た、ｐ- 型ベース領域３ｂの表層部における所定領域に
は、ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂが
それぞれ形成されている。
【０００６】さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソ
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されてい
る。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層
は下地の基板に関係なく各種の結晶を形成できるもので
ある。デバイスの動作時にデバイス表面においてチャネ
ル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表
面チャネル層という。
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されてい
る。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層
は下地の基板に関係なく各種の結晶を形成できるもので
ある。デバイスの動作時にデバイス表面においてチャネ
ル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表
面チャネル層という。
【０００７】表面チャネル層５のドーパント濃度は、１
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３
ａ、３ｂのドーパント濃度以下となっている。これによ
り、低オン抵抗化が図られている。また、ｐ- 型ベース
領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部
には凹部６ａ、６ｂが形成されている。
×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっ
ており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３
ａ、３ｂのドーパント濃度以下となっている。これによ
り、低オン抵抗化が図られている。また、ｐ- 型ベース
領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部
には凹部６ａ、６ｂが形成されている。
【０００８】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸
化膜）７が備えられている。このゲート酸化膜７は、表
面チャネル層５及びｎ+ 型ソース領域４ａ、４ｂを熱酸
化することによって形成されている。さらに、ゲート絶
縁膜７の上にはポリシリコンゲート電極８が形成されて
いる。ポリシリコンゲート電極８は絶縁膜９にて覆われ
ている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒ
ａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上
には凹部６ａ、６ｂを介してｐ- 型ベース領域３ａ、３
ｂ及びｎ+ 型ソース領域４ａ、４ｂと電気的に接続され
たソース電極１０が形成され、ソース電極１０はｎ+ 型
ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３
ｂと接している。また、ｎ+ 型半導体基板１の裏面１ｂ
には、ドレイン電極層１１が形成されている。
ス領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸
化膜）７が備えられている。このゲート酸化膜７は、表
面チャネル層５及びｎ+ 型ソース領域４ａ、４ｂを熱酸
化することによって形成されている。さらに、ゲート絶
縁膜７の上にはポリシリコンゲート電極８が形成されて
いる。ポリシリコンゲート電極８は絶縁膜９にて覆われ
ている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒ
ａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上
には凹部６ａ、６ｂを介してｐ- 型ベース領域３ａ、３
ｂ及びｎ+ 型ソース領域４ａ、４ｂと電気的に接続され
たソース電極１０が形成され、ソース電極１０はｎ+ 型
ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３
ｂと接している。また、ｎ+ 型半導体基板１の裏面１ｂ
には、ドレイン電極層１１が形成されている。
【０００９】次に、このパワープレーナ型ＭＯＳＦＥＴ
の作用（動作）を説明する。上記ＭＯＳＦＥＴは蓄積モ
ードで動作する。表面チャネル層５において、キャリア
はｐ- 型ベース領域３ａ、３ｂと表面チャネル層５との
間の静電ポテンシャルの差、及び表面チャネル層５とポ
リシリコンゲート電極８との間の仕事関数の差により生
じた電位によって空乏化される。このため、ポリシリコ
ンゲート電極８に印加する電圧を調整することにより、
表面チャネル層５とポリシリコンゲート電極８との間の
仕事関数の差と、外部からの印加電圧により生じる電位
差を変化させ、チャネルの状態を制御することでＭＯＳ
ＦＥＴのオン、オフを制御する。
の作用（動作）を説明する。上記ＭＯＳＦＥＴは蓄積モ
ードで動作する。表面チャネル層５において、キャリア
はｐ- 型ベース領域３ａ、３ｂと表面チャネル層５との
間の静電ポテンシャルの差、及び表面チャネル層５とポ
リシリコンゲート電極８との間の仕事関数の差により生
じた電位によって空乏化される。このため、ポリシリコ
ンゲート電極８に印加する電圧を調整することにより、
表面チャネル層５とポリシリコンゲート電極８との間の
仕事関数の差と、外部からの印加電圧により生じる電位
差を変化させ、チャネルの状態を制御することでＭＯＳ
ＦＥＴのオン、オフを制御する。
【００１０】具体的には、オフ状態において、空乏領域
は、ｐ- 型ベース領域３ａ、３ｂ及びポリシリコンゲー
ト電極８により作られた電界によって、表面チャネル層
５内に形成されているため、ポリシリコンゲート電極８
に対して正のバイアスを供給することによって、ゲート
絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面
においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフ
ト領域２方向へ延びるチャネル領域を形成し、オン状態
にスイッチングさせる。
は、ｐ- 型ベース領域３ａ、３ｂ及びポリシリコンゲー
ト電極８により作られた電界によって、表面チャネル層
５内に形成されているため、ポリシリコンゲート電極８
に対して正のバイアスを供給することによって、ゲート
絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面
においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフ
ト領域２方向へ延びるチャネル領域を形成し、オン状態
にスイッチングさせる。
【００１１】このとき、電子は、ｎ+ 型ソース領域４
ａ、４ｂから表面チャネル層５を経由し表面チャネル層
５からＪＦＥＴ部を含むｎ- 型エピ層２に流れる。そし
て、ｎ - 型エピ層（ドリフト領域）２に達すると、電子
は、ｎ+ 型半導体基板（ｎ+ ドレイン）１へ垂直に流れ
る。このようにゲート電極８に正の電圧を印加すること
により、表面チャネル層５に蓄積型チャネルを誘起さ
せ、ソース電極１０とドレイン電極１１との間に電流を
流す。
ａ、４ｂから表面チャネル層５を経由し表面チャネル層
５からＪＦＥＴ部を含むｎ- 型エピ層２に流れる。そし
て、ｎ - 型エピ層（ドリフト領域）２に達すると、電子
は、ｎ+ 型半導体基板（ｎ+ ドレイン）１へ垂直に流れ
る。このようにゲート電極８に正の電圧を印加すること
により、表面チャネル層５に蓄積型チャネルを誘起さ
せ、ソース電極１０とドレイン電極１１との間に電流を
流す。
【００１２】このように、プレーナ型ＭＯＳＦＥＴにお
いて、動作モードをチャネル形成層の導電型を反転させ
ることなくチャネルを誘起する蓄積モードとすること
で、導電型を反転させる反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくしてオン抵抗を低減させる
ようにしている。上述したように、ゲート酸化膜７は表
面チャネル層５、ｎ+ 型ソース領域４ａ、４ｂ及びｐ-
型ベース領域３ａ、３ｂを熱酸化することによって形成
されている。しかしながら、表面チャネル層５、ｎ+ 型
ソース領域４ａ、４ｂ及びｐ- 型ベース領域３ａ、３ｂ
は炭化珪素（ＳｉＣ）で構成されているため、熱酸化の
際に炭素（Ｃ）が残留し、ゲート酸化膜７に結晶欠陥を
発生させてしまう。このため、しきい値電圧を変動させ
たり、耐圧を悪化させたりするという問題がある。
いて、動作モードをチャネル形成層の導電型を反転させ
ることなくチャネルを誘起する蓄積モードとすること
で、導電型を反転させる反転モードのＭＯＳＦＥＴに比
べ、チャネル移動度を大きくしてオン抵抗を低減させる
ようにしている。上述したように、ゲート酸化膜７は表
面チャネル層５、ｎ+ 型ソース領域４ａ、４ｂ及びｐ-
型ベース領域３ａ、３ｂを熱酸化することによって形成
されている。しかしながら、表面チャネル層５、ｎ+ 型
ソース領域４ａ、４ｂ及びｐ- 型ベース領域３ａ、３ｂ
は炭化珪素（ＳｉＣ）で構成されているため、熱酸化の
際に炭素（Ｃ）が残留し、ゲート酸化膜７に結晶欠陥を
発生させてしまう。このため、しきい値電圧を変動させ
たり、耐圧を悪化させたりするという問題がある。
【００１３】そこで、ゲート酸化膜７中における炭素を
少なくする方法として、熱酸化の前に、表面チャネル層
５、ｎ+ 型ソース領域４ａ、４ｂ及びｐ- 型ベース領域
３ａ、３ｂ上に炭素が含まれていないシリコン層やポリ
シリコン層を成膜しておき、このシリコン層やポリシリ
コン層を熱酸化するという方法を採用することが考えら
れる（米国特許５，４５９，１０７号明細書参照）。
少なくする方法として、熱酸化の前に、表面チャネル層
５、ｎ+ 型ソース領域４ａ、４ｂ及びｐ- 型ベース領域
３ａ、３ｂ上に炭素が含まれていないシリコン層やポリ
シリコン層を成膜しておき、このシリコン層やポリシリ
コン層を熱酸化するという方法を採用することが考えら
れる（米国特許５，４５９，１０７号明細書参照）。
【００１４】
【発明が解決しようとする課題】故障時の安全性を考慮
すると、縦型パワーＭＯＳＦＥＴは、ゲート電極８に電
圧を印加していない時には、ゲート酸化膜７側から及び
ｐ- 型ベース層３ａ、３ｂ側から共に表面チャネル層５
内に空乏層が伸びて電流が流れないようになっているノ
ーマリオフ型であることが望ましい。
すると、縦型パワーＭＯＳＦＥＴは、ゲート電極８に電
圧を印加していない時には、ゲート酸化膜７側から及び
ｐ- 型ベース層３ａ、３ｂ側から共に表面チャネル層５
内に空乏層が伸びて電流が流れないようになっているノ
ーマリオフ型であることが望ましい。
【００１５】しかしながら、上述のような方法でゲート
絶縁膜を形成する場合、バラツキを小さくするために、
ある程度の膜厚でシリコン層やポリシリコン層を成膜し
なければならず、その結果ゲート酸化膜７の膜厚が厚く
なってしまって（具体的には２００ｎｍ以上の膜厚とな
る）、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにする
のが困難であるという問題がある。つまり、ゲート酸化
膜７の膜厚が厚いと、ゲート電極８の仕事関数の影響を
あまり与えることができないため、ゲート酸化膜７側か
ら表面チャネル層５に向かって伸びる空乏層の伸びが小
さくなり、ｐ-型ベース領域３ａ、３ｂ側から伸びる空
乏層と接触しなくなるのである。
絶縁膜を形成する場合、バラツキを小さくするために、
ある程度の膜厚でシリコン層やポリシリコン層を成膜し
なければならず、その結果ゲート酸化膜７の膜厚が厚く
なってしまって（具体的には２００ｎｍ以上の膜厚とな
る）、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにする
のが困難であるという問題がある。つまり、ゲート酸化
膜７の膜厚が厚いと、ゲート電極８の仕事関数の影響を
あまり与えることができないため、ゲート酸化膜７側か
ら表面チャネル層５に向かって伸びる空乏層の伸びが小
さくなり、ｐ-型ベース領域３ａ、３ｂ側から伸びる空
乏層と接触しなくなるのである。
【００１６】本発明は上記点に鑑みて成され、炭素含有
量が少なく、かつ膜厚が薄いゲート絶縁膜が形成でき、
ノーマリオフ型とするのに適した炭化珪素半導体装置の
製造方法を提供することを目的とする。
量が少なく、かつ膜厚が薄いゲート絶縁膜が形成でき、
ノーマリオフ型とするのに適した炭化珪素半導体装置の
製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１乃至６に記
載の発明においては、表面チャネル層（５）、ベース領
域（３ａ、３ｂ）及びソース領域（４ａ、４ｂ）の表層
部にイオン種をイオン注入し、珪素と炭素との結合を切
る工程と、結合が切れた炭素を酸化して、表面チャネル
層、ベース領域及びソース領域から外部に放出させる工
程と、熱処理を施して前記結合が切れた珪素を酸化して
ゲート酸化膜（７）を形成する工程と、を備えているこ
とを特徴としている。
め、以下の技術的手段を採用する。請求項１乃至６に記
載の発明においては、表面チャネル層（５）、ベース領
域（３ａ、３ｂ）及びソース領域（４ａ、４ｂ）の表層
部にイオン種をイオン注入し、珪素と炭素との結合を切
る工程と、結合が切れた炭素を酸化して、表面チャネル
層、ベース領域及びソース領域から外部に放出させる工
程と、熱処理を施して前記結合が切れた珪素を酸化して
ゲート酸化膜（７）を形成する工程と、を備えているこ
とを特徴としている。
【００１８】このように、ゲート酸化膜が形成される表
面となる表面チャネル層、ベース領域及びソース領域の
表層部における珪素と炭素の結合を、イオン注入によっ
て切ったのち、炭素を酸化させて外部に放出させ、その
後熱酸化によってゲート酸化膜を形成することにより、
炭素含有量の少ないシリコンを酸化して形成した、炭素
含有量の少ないゲート酸化膜を形成することができる。
また、熱酸化の場合には、シリコン層やポリシリコン層
を成膜する場合とは異なり、ゲート酸化膜を制御性よく
薄く形成することも可能にすることができる。これによ
り、例えば、ノーマリオフ型の炭化珪素半導体装置を好
適に製造することができる。
面となる表面チャネル層、ベース領域及びソース領域の
表層部における珪素と炭素の結合を、イオン注入によっ
て切ったのち、炭素を酸化させて外部に放出させ、その
後熱酸化によってゲート酸化膜を形成することにより、
炭素含有量の少ないシリコンを酸化して形成した、炭素
含有量の少ないゲート酸化膜を形成することができる。
また、熱酸化の場合には、シリコン層やポリシリコン層
を成膜する場合とは異なり、ゲート酸化膜を制御性よく
薄く形成することも可能にすることができる。これによ
り、例えば、ノーマリオフ型の炭化珪素半導体装置を好
適に製造することができる。
【００１９】なお、炭素を外部に放出させるには、請求
項４に示すように、酸素プラズマで炭素を酸化させれば
よい。請求項２に記載の発明においては、珪素と炭素と
の結合を切る工程では、イオン種として珪素を用いたイ
オン注入を行うことを特徴としている。このように、イ
オン主として珪素を用いれば、珪素以外の不純物がほと
んど含まれていないゲート酸化膜を形成することができ
る。
項４に示すように、酸素プラズマで炭素を酸化させれば
よい。請求項２に記載の発明においては、珪素と炭素と
の結合を切る工程では、イオン種として珪素を用いたイ
オン注入を行うことを特徴としている。このように、イ
オン主として珪素を用いれば、珪素以外の不純物がほと
んど含まれていないゲート酸化膜を形成することができ
る。
【００２０】請求項３に記載の発明においては、珪素と
炭素との結合を切る工程では、イオン種として酸素を用
いたイオン注入を行うことを特徴としている。このよう
に、酸素をイオン注入するようにすれば、該酸素によっ
て結合が切られた炭素を酸化させることができ、そのま
ま外部に放出されるようにすることができる。
炭素との結合を切る工程では、イオン種として酸素を用
いたイオン注入を行うことを特徴としている。このよう
に、酸素をイオン注入するようにすれば、該酸素によっ
て結合が切られた炭素を酸化させることができ、そのま
ま外部に放出されるようにすることができる。
【００２１】請求項５に記載の発明においては、ゲート
酸化膜を形成する工程では、熱処理の温度を１０００℃
以下で行うことを特徴としている。温度が１０００℃以
下のような比較的低温度で熱酸化を行った場合、珪素は
酸化されるが、炭化珪素は酸化されない。このため、こ
の程度の温度でゲート酸化膜を形成することにより炭素
が外部に放出された部分のみ酸化されるようにでき、よ
り炭素含有量の少ないゲート酸化膜とすることができ
る。
酸化膜を形成する工程では、熱処理の温度を１０００℃
以下で行うことを特徴としている。温度が１０００℃以
下のような比較的低温度で熱酸化を行った場合、珪素は
酸化されるが、炭化珪素は酸化されない。このため、こ
の程度の温度でゲート酸化膜を形成することにより炭素
が外部に放出された部分のみ酸化されるようにでき、よ
り炭素含有量の少ないゲート酸化膜とすることができ
る。
【００２２】従って、請求項６に記載の発明のように、
イオン注入の深さを制御することによって、ゲート酸化
膜の膜厚を制御することができ、これにより炭化珪素半
導体装置をノーマリオフ型にするのに適した膜厚、例え
ば１００μｍでゲート酸化膜を形成することができる。
イオン注入の深さを制御することによって、ゲート酸化
膜の膜厚を制御することができ、これにより炭化珪素半
導体装置をノーマリオフ型にするのに適した膜厚、例え
ば１００μｍでゲート酸化膜を形成することができる。
【００２３】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本実施の形態におけるノー
マリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適なものである。
について説明する。図１に、本実施の形態におけるノー
マリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適なものである。
【００２４】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図８に示すＭＯＳＦＥ
Ｔとほぼ同様の構造を有しているため、異なる部分につ
いてのみ説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴのうち、図８に示すＭＯＳＦＥＴと同様
の部分については同様の符号を付してある。
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図８に示すＭＯＳＦＥ
Ｔとほぼ同様の構造を有しているため、異なる部分につ
いてのみ説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴのうち、図８に示すＭＯＳＦＥＴと同様
の部分については同様の符号を付してある。
【００２５】図１に示す縦型パワーＭＯＳＦＥＴでは、
炭素がほとんど含まれていない、結晶欠陥の少ないシリ
コン酸化膜でゲート酸化膜７が構成されている点におい
て、図８に示すＭＯＳＦＥＴと異なる。このため、ゲー
ト酸化膜７は、しきい値電圧の変動が少なく、耐圧に優
れたものとなっている。また、本実施形態ではゲート酸
化膜７の膜厚を１００ｎｍ以下に設定している。このよ
うに、薄い膜厚でゲート酸化膜７を形成することによ
り、ゲート電極８の仕事関数の影響がゲート酸化膜７か
ら表面チャネル層５に伸びる空乏層の伸びに十分に与え
られるようになっている。これにより、縦型パワーＭＯ
ＳＦＥＴが効果的にノーマリオフ型になるようにしてい
る。
炭素がほとんど含まれていない、結晶欠陥の少ないシリ
コン酸化膜でゲート酸化膜７が構成されている点におい
て、図８に示すＭＯＳＦＥＴと異なる。このため、ゲー
ト酸化膜７は、しきい値電圧の変動が少なく、耐圧に優
れたものとなっている。また、本実施形態ではゲート酸
化膜７の膜厚を１００ｎｍ以下に設定している。このよ
うに、薄い膜厚でゲート酸化膜７を形成することによ
り、ゲート電極８の仕事関数の影響がゲート酸化膜７か
ら表面チャネル層５に伸びる空乏層の伸びに十分に与え
られるようになっている。これにより、縦型パワーＭＯ
ＳＦＥＴが効果的にノーマリオフ型になるようにしてい
る。
【００２６】図８に示すＭＯＳＦＥＴでは、 表面チャ
ネル層５を全てｎ- 型層で形成しているが、本実施形態
における縦型パワーＭＯＳＦＥＴでは表面チャネル層の
うちチャネル領域となる部分５ａをｎ- 型層で形成し、
チャネル領域となる部分以外の部分５ｂをｎ+ 型層で形
成している。すなわち、表面チャネル層５は、ｐ- 型ベ
ース領域３ａ、３ｂの表面部及びｎ - 型エピ層２の表層
部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを
繋ぐように形成されているが、このうちｐ- 型ベース領
域３ａ、３ｂの表面部をｎ-型層とし、ｎ- 型エピ層２
の表面部をｎ+ 型層としている。これにより、ｎ+ 型層
となる部分５ｂの抵抗値が小さくなって、オン抵抗を低
減するができる。
ネル層５を全てｎ- 型層で形成しているが、本実施形態
における縦型パワーＭＯＳＦＥＴでは表面チャネル層の
うちチャネル領域となる部分５ａをｎ- 型層で形成し、
チャネル領域となる部分以外の部分５ｂをｎ+ 型層で形
成している。すなわち、表面チャネル層５は、ｐ- 型ベ
ース領域３ａ、３ｂの表面部及びｎ - 型エピ層２の表層
部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを
繋ぐように形成されているが、このうちｐ- 型ベース領
域３ａ、３ｂの表面部をｎ-型層とし、ｎ- 型エピ層２
の表面部をｎ+ 型層としている。これにより、ｎ+ 型層
となる部分５ｂの抵抗値が小さくなって、オン抵抗を低
減するができる。
【００２７】また、ベース領域３ａ、３ｂにおいて、一
部厚さが厚くなったディープベース層３０ａ、３０ｂが
形成されている。このディープベース層３０ａ、３０ｂ
は、ｎ+ 型ソース領域に重ならない部分に形成されてお
り、ｐ- 型ベース領域３ａ、３ｂのうちディープベース
層３０ａ、３０ｂが形成された厚みが厚くなった部分
が、ディープベース層３０ａが形成されていない厚みの
薄い部分よりも不純物濃度が濃くなっている。
部厚さが厚くなったディープベース層３０ａ、３０ｂが
形成されている。このディープベース層３０ａ、３０ｂ
は、ｎ+ 型ソース領域に重ならない部分に形成されてお
り、ｐ- 型ベース領域３ａ、３ｂのうちディープベース
層３０ａ、３０ｂが形成された厚みが厚くなった部分
が、ディープベース層３０ａが形成されていない厚みの
薄い部分よりも不純物濃度が濃くなっている。
【００２８】このようなディープベース層３０ａ、３０
ｂによって、ディープベース層３０ａ、３０ｂ下のｎ-
型エピ層２における厚さが薄くなり（ｎ+ 型半導体基板
１とディープベース層３０ａ、３０ｂとの距離が短くな
り）電界強度を高くすることができ、アバランシェブレ
ークダウン（以下、ブレークダウンと略す）し易くな
る。なお、ディープベース層３０ａ、３０ｂはｎ+ 型ソ
ース領域４ａ、４ｂと重ならないように形成しているた
め、寄生ＮＰＮトランジスタを動作させにくくすること
ができる。
ｂによって、ディープベース層３０ａ、３０ｂ下のｎ-
型エピ層２における厚さが薄くなり（ｎ+ 型半導体基板
１とディープベース層３０ａ、３０ｂとの距離が短くな
り）電界強度を高くすることができ、アバランシェブレ
ークダウン（以下、ブレークダウンと略す）し易くな
る。なお、ディープベース層３０ａ、３０ｂはｎ+ 型ソ
ース領域４ａ、４ｂと重ならないように形成しているた
め、寄生ＮＰＮトランジスタを動作させにくくすること
ができる。
【００２９】次に、図１に示す縦型パワーＭＯＳＦＥＴ
の製造工程を、図２〜図５を用いて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を
用意する。ここで、ｎ+ 型半導体基板１はその厚さが４
００μｍであり、主表面１ａが（０００１）Ｓｉ面、又
は、（１１２−０）ａ面である。この基板１の主表面１
ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長
する。本例では、ｎ- 型エピ層２は下地の基板１と同様
の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−Ｓｉ
Ｃ層となる。
の製造工程を、図２〜図５を用いて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を
用意する。ここで、ｎ+ 型半導体基板１はその厚さが４
００μｍであり、主表面１ａが（０００１）Ｓｉ面、又
は、（１１２−０）ａ面である。この基板１の主表面１
ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長
する。本例では、ｎ- 型エピ層２は下地の基板１と同様
の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−Ｓｉ
Ｃ層となる。
【００３０】〔図２（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+ （若しくはアルミニウム）をイオン注入し
て、ｐ- 型ベース領域３ａ、３ｂを形成する。このとき
のイオン注入条件は、温度が７００℃で、ドーズ量が１
×１０16ｃｍ-2としている。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+ （若しくはアルミニウム）をイオン注入し
て、ｐ- 型ベース領域３ａ、３ｂを形成する。このとき
のイオン注入条件は、温度が７００℃で、ドーズ量が１
×１０16ｃｍ-2としている。
【００３１】〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を
除去した後、基板１の上面からＮ+ をイオン注入して、
ｎ- 型エピ層２の表層部及びｐ- 型ベース領域３ａ、３
ｂの表面部（表層部）に表面チャネル層５を形成する。
このときのイオン注入条件は、温度が７００℃、ドーズ
量が１×１０16ｃｍ-2としている。これにより、表面チ
ャネル層５は、ｐ- 型ベース領域３ａ、３ｂの表面部で
は補償されてｎ型の不純物濃度が薄いｎ- 型層として形
成され、ｎ- 型エピ層２の表面部ではｎ型の不純物濃度
が濃いｎ+ 型層として形成される。
除去した後、基板１の上面からＮ+ をイオン注入して、
ｎ- 型エピ層２の表層部及びｐ- 型ベース領域３ａ、３
ｂの表面部（表層部）に表面チャネル層５を形成する。
このときのイオン注入条件は、温度が７００℃、ドーズ
量が１×１０16ｃｍ-2としている。これにより、表面チ
ャネル層５は、ｐ- 型ベース領域３ａ、３ｂの表面部で
は補償されてｎ型の不純物濃度が薄いｎ- 型層として形
成され、ｎ- 型エピ層２の表面部ではｎ型の不純物濃度
が濃いｎ+ 型層として形成される。
【００３２】また、縦型パワーＭＯＳＦＥＴをノーマリ
オフ型にするために、表面チャネル層５の厚み（膜厚）
は、ゲート電極８に電圧を印加していない時におけるｐ
- 型ベース領域３ａ、３ｂから表面チャネル層５に広が
る空乏層の伸び量と、ゲート絶縁膜７から表面チャネル
層５に広がる空乏層の伸び量との和よりも小さくなるよ
うになっている。
オフ型にするために、表面チャネル層５の厚み（膜厚）
は、ゲート電極８に電圧を印加していない時におけるｐ
- 型ベース領域３ａ、３ｂから表面チャネル層５に広が
る空乏層の伸び量と、ゲート絶縁膜７から表面チャネル
層５に広がる空乏層の伸び量との和よりも小さくなるよ
うになっている。
【００３３】具体的には、ｐ- 型ベース領域３ａ、３ｂ
から表面チャネル層５に広がる空乏層の伸び量は、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧によって決定され、ゲート絶縁膜７
から表面チャネル層５に広がる空乏層の伸び量は、ゲー
ト絶縁膜７の電荷及びゲート電極８（金属）と表面チャ
ネル層５（半導体）との仕事関数差によって決定される
ため、これらに基づいて表面チャネル層５の膜厚を決定
している。
から表面チャネル層５に広がる空乏層の伸び量は、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧によって決定され、ゲート絶縁膜７
から表面チャネル層５に広がる空乏層の伸び量は、ゲー
ト絶縁膜７の電荷及びゲート電極８（金属）と表面チャ
ネル層５（半導体）との仕事関数差によって決定される
ため、これらに基づいて表面チャネル層５の膜厚を決定
している。
【００３４】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０
と接触していて接地状態となっている。このため、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧を利用して表面チャネル層５をピン
チオフすることができる。例えば、ｐ- 型ベース領域３
ａ、３ｂが接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ- 型ベー
ス領域３ａ、３ｂから空乏層を延ばすということができ
ないため、ｐ - 型ベース領域３ａ、３ｂをソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０
と接触していて接地状態となっている。このため、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧を利用して表面チャネル層５をピン
チオフすることができる。例えば、ｐ- 型ベース領域３
ａ、３ｂが接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ- 型ベー
ス領域３ａ、３ｂから空乏層を延ばすということができ
ないため、ｐ - 型ベース領域３ａ、３ｂをソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
【００３５】なお、本実施形態では、不純物濃度が低い
ものでｐ- 型ベース領域３ａ、３ｂを形成しているが、
不純物濃度を高くすることによりビルトイン電圧をより
大きく利用することができる。また、本実施形態では炭
化珪素によって縦型パワーＭＯＳＦＥＴを製造している
が、これをシリコンを用いて製造しようとすると、ｐ-
型ベース領域３ａ、３ｂや表面チャネル層５等の不純物
層を形成する際における熱拡散の拡散量の制御が困難で
あるため、上記構成と同様のノーマリオフ型のＭＯＳＦ
ＥＴを製造することが困難となる。このため、本実施形
態のようにＳｉＣを用いることにより、シリコンを用い
た場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造
することができる。
ものでｐ- 型ベース領域３ａ、３ｂを形成しているが、
不純物濃度を高くすることによりビルトイン電圧をより
大きく利用することができる。また、本実施形態では炭
化珪素によって縦型パワーＭＯＳＦＥＴを製造している
が、これをシリコンを用いて製造しようとすると、ｐ-
型ベース領域３ａ、３ｂや表面チャネル層５等の不純物
層を形成する際における熱拡散の拡散量の制御が困難で
あるため、上記構成と同様のノーマリオフ型のＭＯＳＦ
ＥＴを製造することが困難となる。このため、本実施形
態のようにＳｉＣを用いることにより、シリコンを用い
た場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造
することができる。
【００３６】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００３７】〔図３（ａ）に示す工程〕表面チャネル層
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、
４ｂを形成する。このときのイオン注入条件は、７００
℃、ドーズ量は１×１０15ｃｍ-2としている。 〔図３（ｂ）に示す工程〕そして、ＬＴＯ膜２１を除去
した後、フォトレジスト法を用いて表面チャネル層５の
上の所定領域にＬＴＯ膜２２を配置し、これをマスクと
してＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面
チャネル層５を部分的にエッチング除去する。
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、
４ｂを形成する。このときのイオン注入条件は、７００
℃、ドーズ量は１×１０15ｃｍ-2としている。 〔図３（ｂ）に示す工程〕そして、ＬＴＯ膜２１を除去
した後、フォトレジスト法を用いて表面チャネル層５の
上の所定領域にＬＴＯ膜２２を配置し、これをマスクと
してＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面
チャネル層５を部分的にエッチング除去する。
【００３８】〔図３（ｃ）に示す工程〕さらに、ＬＴＯ
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
ベース領域３ａ、３ｂのうちディープベース層３０ａ、
３０ｂが形成された厚みが厚くなった部分が、ディープ
ベース層３０ａが形成されていない厚みの薄い部分より
も不純物濃度が濃く形成される。
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
ベース領域３ａ、３ｂのうちディープベース層３０ａ、
３０ｂが形成された厚みが厚くなった部分が、ディープ
ベース層３０ａが形成されていない厚みの薄い部分より
も不純物濃度が濃く形成される。
【００３９】〔図４（ａ）に示す工程〕ＬＴＯ膜２２を
除去した後、全面にシリコン（Ｓｉ）をイオン注入す
る。この場合のシリコンの打ち込み深さは、表面チャネ
ル層５を超えないようにし、少なくともｎ- 型層５ａの
厚さを超えないようにする。例えば、ｎ- 型層５ａの厚
さを０．３μｍとした場合には、エネルギーが３０ｋｅ
Ｖ、ドーズ量が１×１０15ｃｍ-2とすると良い。
除去した後、全面にシリコン（Ｓｉ）をイオン注入す
る。この場合のシリコンの打ち込み深さは、表面チャネ
ル層５を超えないようにし、少なくともｎ- 型層５ａの
厚さを超えないようにする。例えば、ｎ- 型層５ａの厚
さを０．３μｍとした場合には、エネルギーが３０ｋｅ
Ｖ、ドーズ量が１×１０15ｃｍ-2とすると良い。
【００４０】また、このときイオン注入を、基板法線方
向に対して１０°程度の角度以下とするように斜めに行
うことによって、注入されるイオンの深さを浅くするこ
とができる。このため、後に形成するゲート酸化膜７の
膜厚をより薄くすることができる。また、イオン注入
は、深さ方向に均一にイオン種が注入されるように、ボ
ックスプロファイルを形成する様に注入エネルギー、ド
ーズ量を変えて行っている。
向に対して１０°程度の角度以下とするように斜めに行
うことによって、注入されるイオンの深さを浅くするこ
とができる。このため、後に形成するゲート酸化膜７の
膜厚をより薄くすることができる。また、イオン注入
は、深さ方向に均一にイオン種が注入されるように、ボ
ックスプロファイルを形成する様に注入エネルギー、ド
ーズ量を変えて行っている。
【００４１】〔図４（ｂ）に示す工程〕シリコンのイオ
ン注入後、低温Ｏ2 プラズマ（例えば５００℃程度又は
それ以上の温度）による表面処理を行い、シリコンのイ
オン注入により生じた格子間炭素を酸化する。これによ
り、結合が切れた炭素は効果的に酸化炭素（ＣＯ又はＣ
Ｏ2 ）となって外部に放出される。
ン注入後、低温Ｏ2 プラズマ（例えば５００℃程度又は
それ以上の温度）による表面処理を行い、シリコンのイ
オン注入により生じた格子間炭素を酸化する。これによ
り、結合が切れた炭素は効果的に酸化炭素（ＣＯ又はＣ
Ｏ2 ）となって外部に放出される。
【００４２】このとき、低温Ｏ2 プラズマという比較的
低温の条件で酸化を行っているため、イオン注入によっ
て結合が切れた部分（以下、イオン注入層という）の炭
素が酸化され、この下に位置する炭化シリコン（Ｓｉ
Ｃ）中の炭素は酸化されない。このため、イオン注入層
の炭素のみが外部に放出される。このように、炭素が外
部に放出されたイオン注入層は、図４（ｃ）に示すよう
にシリコン層３０となる。このシリコン層３０は、Ｏ2
プラズマ時の温度条件により異なるが、シリコン結晶や
アモルファスシリコンで構成されている。
低温の条件で酸化を行っているため、イオン注入によっ
て結合が切れた部分（以下、イオン注入層という）の炭
素が酸化され、この下に位置する炭化シリコン（Ｓｉ
Ｃ）中の炭素は酸化されない。このため、イオン注入層
の炭素のみが外部に放出される。このように、炭素が外
部に放出されたイオン注入層は、図４（ｃ）に示すよう
にシリコン層３０となる。このシリコン層３０は、Ｏ2
プラズマ時の温度条件により異なるが、シリコン結晶や
アモルファスシリコンで構成されている。
【００４３】〔図５（ａ）に示す工程〕このシリコン層
をウェット酸化によってゲート酸化膜とする。このとき
の雰囲気温度は、１０００℃以下の低温度（例えば、８
５０℃）としている。この程度の温度によって酸化を行
った場合、イオン注入層におけるシリコンの部分は酸化
されるが、この下部における炭化珪素は酸化が進行しな
い。このため、上記ウェット酸化は、イオン注入層にお
けるシリコンの酸化が完了したら、即座に終了する。そ
して、上述したようにイオン注入の深さを制御している
ことから、ゲート酸化膜７は膜厚が１００ｎｍ以下で形
成が可能となる。なお、イオン注入の深さを制御するこ
とによってゲート酸化膜７の膜厚は任意に設定すること
ができる。
をウェット酸化によってゲート酸化膜とする。このとき
の雰囲気温度は、１０００℃以下の低温度（例えば、８
５０℃）としている。この程度の温度によって酸化を行
った場合、イオン注入層におけるシリコンの部分は酸化
されるが、この下部における炭化珪素は酸化が進行しな
い。このため、上記ウェット酸化は、イオン注入層にお
けるシリコンの酸化が完了したら、即座に終了する。そ
して、上述したようにイオン注入の深さを制御している
ことから、ゲート酸化膜７は膜厚が１００ｎｍ以下で形
成が可能となる。なお、イオン注入の深さを制御するこ
とによってゲート酸化膜７の膜厚は任意に設定すること
ができる。
【００４４】また、ゲート酸化膜と表面チャネル層５と
の界面における界面準位密度の更なる低減のために、上
記ウェット酸化の後、不活性ガス中にて熱処理を行い、
さらに再酸化処理を行う。熱処理は、不活性ガスとして
Ｎ2 、Ａｒ、Ｈ2 、ＮＯ、Ｎ 2 Ｏを用いており、温度を
１０８０℃としている。また、再酸化は９５０℃でのウ
ェット酸化としている。
の界面における界面準位密度の更なる低減のために、上
記ウェット酸化の後、不活性ガス中にて熱処理を行い、
さらに再酸化処理を行う。熱処理は、不活性ガスとして
Ｎ2 、Ａｒ、Ｈ2 、ＮＯ、Ｎ 2 Ｏを用いており、温度を
１０８０℃としている。また、再酸化は９５０℃でのウ
ェット酸化としている。
【００４５】その後、ゲート絶縁膜７の上にポリシリコ
ンゲート電極８をＬＰＣＶＤにより堆積する。このとき
の成膜温度は６００℃とする。 〔図５（ｂ）に示す工程〕引き続き、ゲート絶縁膜７の
不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成
しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４
２５℃であり、成膜後に１０００℃のアニールを行う。
ンゲート電極８をＬＰＣＶＤにより堆積する。このとき
の成膜温度は６００℃とする。 〔図５（ｂ）に示す工程〕引き続き、ゲート絶縁膜７の
不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成
しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４
２５℃であり、成膜後に１０００℃のアニールを行う。
【００４６】〔図５（ｃ）に示す工程〕そして、室温で
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。次に、この縦型パワーＭＯＳ
ＦＥＴの作用（動作）を説明する。
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。次に、この縦型パワーＭＯＳ
ＦＥＴの作用（動作）を説明する。
【００４７】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ポリシリコンゲート電極
に電圧を印加しない場合は、表面チャネル層５において
キャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネ
ル層５との間の静電ポテンシャルの差、及び表面チャネ
ル層５とポリシリコンゲート電極８との間の仕事関数の
差により生じた電位によって全域空乏化される。ポリシ
リコンゲート電極８に電圧を印加することにより、表面
チャネル層５とポリシリコンゲート電極８との間の仕事
関数の差と外部からの印加電圧の和により生じる電位差
を変化させる。このことにより、チャネルの状態を制御
することができる。
ードで動作するものであって、ポリシリコンゲート電極
に電圧を印加しない場合は、表面チャネル層５において
キャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネ
ル層５との間の静電ポテンシャルの差、及び表面チャネ
ル層５とポリシリコンゲート電極８との間の仕事関数の
差により生じた電位によって全域空乏化される。ポリシ
リコンゲート電極８に電圧を印加することにより、表面
チャネル層５とポリシリコンゲート電極８との間の仕事
関数の差と外部からの印加電圧の和により生じる電位差
を変化させる。このことにより、チャネルの状態を制御
することができる。
【００４８】つまり、ポリシリコンゲート電極８の仕事
関数を第１の仕事関数とし、ｐ- 型ベース領域３ａ、３
ｂの仕事関数を第２の仕事関数とし、表面チャネル層５
の仕事関数を第３の仕事関数としたとき、第１〜第３の
仕事関数の差を利用して、表面チャネル層５のｎ型のキ
ャリアを空乏化する様に第１〜第３の仕事関数と表面チ
ャネル層５の不純物濃度及び膜厚を設定することができ
る。
関数を第１の仕事関数とし、ｐ- 型ベース領域３ａ、３
ｂの仕事関数を第２の仕事関数とし、表面チャネル層５
の仕事関数を第３の仕事関数としたとき、第１〜第３の
仕事関数の差を利用して、表面チャネル層５のｎ型のキ
ャリアを空乏化する様に第１〜第３の仕事関数と表面チ
ャネル層５の不純物濃度及び膜厚を設定することができ
る。
【００４９】また、オフ状態において、空乏領域は、ｐ
- 型ベース領域３ａ、３ｂ及びポリシリコンゲート電極
８により作られた電界によって、表面チャネル層５内に
形成される。この状態からポリシリコンゲート電極８に
対して正のバイアスを供給すると、ゲート絶縁膜（Ｓｉ
Ｏ2 ）７と表面チャネル層５との間の界面においてｎ +
型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向
へ延びるチャネル領域が形成され、オン状態にスイッチ
ングされる。このとき、電子は、ｎ+ 型ソース領域４
ａ、４ｂから表面チャネル層５を経由し表面チャネル層
５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層
２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体
基板１（ｎ+ ドレイン）へ垂直に流れる。
- 型ベース領域３ａ、３ｂ及びポリシリコンゲート電極
８により作られた電界によって、表面チャネル層５内に
形成される。この状態からポリシリコンゲート電極８に
対して正のバイアスを供給すると、ゲート絶縁膜（Ｓｉ
Ｏ2 ）７と表面チャネル層５との間の界面においてｎ +
型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向
へ延びるチャネル領域が形成され、オン状態にスイッチ
ングされる。このとき、電子は、ｎ+ 型ソース領域４
ａ、４ｂから表面チャネル層５を経由し表面チャネル層
５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層
２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体
基板１（ｎ+ ドレイン）へ垂直に流れる。
【００５０】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （他の実施形態）上記実施形態では、シリコンと炭素の
結合を切るためのイオン注入に、イオン注入種としてシ
リコンを用いているが、シリコン以外のイオン注入種を
用いてもよい。つまり、イオン注入時の衝撃によってシ
リコンと酸素の結合を切ることができるため、このよう
な効果が得られればイオン注入種に何を用いても良い。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （他の実施形態）上記実施形態では、シリコンと炭素の
結合を切るためのイオン注入に、イオン注入種としてシ
リコンを用いているが、シリコン以外のイオン注入種を
用いてもよい。つまり、イオン注入時の衝撃によってシ
リコンと酸素の結合を切ることができるため、このよう
な効果が得られればイオン注入種に何を用いても良い。
【００５１】例えば、イオン注入種としてシリコンに代
えて酸素を用いることができる。この場合、注入された
酸素によって結合が切れた炭素を酸化し、酸化炭素とし
て外部に放出させることができるという効果が得られ
る。但し、シリコンを用いた場合には、シリコン層３０
内に他の不純物が混入しないため、イオン種としてシリ
コンを用いるのが好ましい。
えて酸素を用いることができる。この場合、注入された
酸素によって結合が切れた炭素を酸化し、酸化炭素とし
て外部に放出させることができるという効果が得られ
る。但し、シリコンを用いた場合には、シリコン層３０
内に他の不純物が混入しないため、イオン種としてシリ
コンを用いるのが好ましい。
【００５２】また、ゲート酸化膜７をウェット酸化によ
って形成したが、酸化速度が速いためウェット酸化を選
択したのであり、選択したい酸化速度に応じてドライ酸
化としても構わない。さらに、上記実施形態では、イオ
ン注入によって炭化珪素における炭素と珪素の結合を切
り、炭素を外部に放出させるようにしてゲート酸化膜７
の中に炭素が含まれないようにしているが、ゲート酸化
膜７を形成する前に、表面チャネル層５上にアモルファ
スシリコンを成膜しておき、このアモルファスシリコン
を熱酸化することによってゲート酸化膜７を形成するよ
うにしてもよい。
って形成したが、酸化速度が速いためウェット酸化を選
択したのであり、選択したい酸化速度に応じてドライ酸
化としても構わない。さらに、上記実施形態では、イオ
ン注入によって炭化珪素における炭素と珪素の結合を切
り、炭素を外部に放出させるようにしてゲート酸化膜７
の中に炭素が含まれないようにしているが、ゲート酸化
膜７を形成する前に、表面チャネル層５上にアモルファ
スシリコンを成膜しておき、このアモルファスシリコン
を熱酸化することによってゲート酸化膜７を形成するよ
うにしてもよい。
【００５３】このアモルファスシリコンは、室温程度の
低温で成膜できることから、成長速度を小さくすること
ができるため、制御性よく膜厚を薄くすることができ、
また膜厚を薄くしても（例えば１０ｎｍ程度）均一性よ
く成膜することができるため、バラツキなくゲート酸化
膜７の膜厚を薄くすることができる。これに比して、ポ
リシリコン等は高温度で成膜しなければならないことか
ら、成長速度が大きくなり、制御性良く膜厚を薄くでき
ないこと、さらに膜厚を薄くするとバラツキが大きくな
ることからアモルファスシリコンを用いてゲート酸化膜
７を形成するということは有効であるといえる。
低温で成膜できることから、成長速度を小さくすること
ができるため、制御性よく膜厚を薄くすることができ、
また膜厚を薄くしても（例えば１０ｎｍ程度）均一性よ
く成膜することができるため、バラツキなくゲート酸化
膜７の膜厚を薄くすることができる。これに比して、ポ
リシリコン等は高温度で成膜しなければならないことか
ら、成長速度が大きくなり、制御性良く膜厚を薄くでき
ないこと、さらに膜厚を薄くするとバラツキが大きくな
ることからアモルファスシリコンを用いてゲート酸化膜
７を形成するということは有効であるといえる。
【００５４】また、上記実施形態では、ｎ- 型エピ層２
の表層部及びｐ- 型ベース領域３ａ、３ｂの表面部（表
層部）に直接イオン注入を行うことにより表面チャネル
層５を形成しているが、図６に示すようにこれらの上に
ｎ- 型の表面チャネル層５をエピタキシャル成長させる
ようにし、その後フォト工程、イオン注入によって表面
チャネル層５のうちチャネル領域以外の部分のｎ型不純
物濃度を選択的に濃くするようにしてもよい。但し、こ
のように行った場合には製造工程が増加するため、上記
実施形態の方法で縦型パワーＭＯＳＦＥＴを製造するの
が好ましい。
の表層部及びｐ- 型ベース領域３ａ、３ｂの表面部（表
層部）に直接イオン注入を行うことにより表面チャネル
層５を形成しているが、図６に示すようにこれらの上に
ｎ- 型の表面チャネル層５をエピタキシャル成長させる
ようにし、その後フォト工程、イオン注入によって表面
チャネル層５のうちチャネル領域以外の部分のｎ型不純
物濃度を選択的に濃くするようにしてもよい。但し、こ
のように行った場合には製造工程が増加するため、上記
実施形態の方法で縦型パワーＭＯＳＦＥＴを製造するの
が好ましい。
【００５５】また、図７に示すように、ｎ+ 型ソース領
域４ａ、４ｂを形成しておいた後に、ｎ+ 型ソース領域
４ａ、４ｂやｐ- 型ベース領域３ａ、３ｂ及びｎ- 型エ
ピ層２の表面上に表面チャネル層４０をエピタキシャル
成長させるようにしたものにおいて、チャネル領域以外
の部分をｎ+ 型層として形成するようにしてもよい。但
し、この場合においても表面チャネル層４０をエピタキ
シャル成長させ、その後さらに図６に示すものと同様に
イオン注入を行わなければならず、製造工程が増加する
ため、上記実施形態に示す方法がより効果的であるとい
える。
域４ａ、４ｂを形成しておいた後に、ｎ+ 型ソース領域
４ａ、４ｂやｐ- 型ベース領域３ａ、３ｂ及びｎ- 型エ
ピ層２の表面上に表面チャネル層４０をエピタキシャル
成長させるようにしたものにおいて、チャネル領域以外
の部分をｎ+ 型層として形成するようにしてもよい。但
し、この場合においても表面チャネル層４０をエピタキ
シャル成長させ、その後さらに図６に示すものと同様に
イオン注入を行わなければならず、製造工程が増加する
ため、上記実施形態に示す方法がより効果的であるとい
える。
【図１】本発明の一実施形態における縦型パワーＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図６】他の実施形態における縦型パワーＭＯＳＦＥＴ
を説明するための断面図である。
を説明するための断面図である。
【図７】他の実施形態における縦型パワーＭＯＳＦＥＴ
を説明するための断面図である。
を説明するための断面図である。
【図８】本出願人が先に出願した縦型パワーＭＯＳＦＥ
Ｔの構成を示す断面図である。
Ｔの構成を示す断面図である。
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３ａ、３ｂ
…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型
層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１
…ドレイン電極層、３０…シリコン層。
…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型
層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１
…ドレイン電極層、３０…シリコン層。
Claims (6)
- 【請求項１】 第１導電型の半導体基板（１）の主表面
上に、この半導体基板よりも高抵抗な炭化珪素よりなる
第１導電型の半導体層（２）を形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
第２導電型のベース領域（３ａ、３ｂ）を形成する工程
と、 前記ベース領域の表層部の所定領域に、該ベース領域の
深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）
を形成する工程と、 前記半導体層と前記ソース領域とを繋ぐように、前記ベ
ース領域の上部にチャネル形成領域となる表面チャネル
層（５）を形成する工程と、 前記表面チャネル層、前記ベース領域及び前記ソース領
域の表層部にイオン種をイオン注入し、珪素と炭素との
結合を切る工程と、 前記結合が切れた炭素を酸化して、前記表面チャネル
層、前記ベース領域及び前記ソース領域から外部に放出
させる工程と、 熱処理を施して前記結合が切れた珪素を酸化し、ゲート
酸化膜（７）を形成する工程と、 前記表面チャネル層をチャネル領域として、少なくも該
表面チャネル層上に前記ゲート酸化膜を介してゲート電
極（８）を形成する工程と、 前記ソース領域及び前記ベース領域と接触するソース電
極（１０）を形成する工程と、 前記半導体基板のうち前記主表面とは反対側にドレイン
電極（１１）を形成する工程と、を含むことを特徴とす
る炭化珪素半導体装置の製造方法。 - 【請求項２】 前記珪素と前記炭素との結合を切る工程
では、イオン種として珪素を用いたイオン注入を行うこ
とを特徴とする請求項１に記載の炭化珪素半導体装置の
製造方法。 - 【請求項３】 前記珪素と前記炭素との結合を切る工程
では、イオン種として酸素を用いたイオン注入を行うこ
とを特徴とする請求項１に記載の炭化珪素半導体装置の
製造方法。 - 【請求項４】 前記炭素を外部に放出させる工程では、
酸素プラズマでの酸化によって行っていることを特徴と
する請求項１乃至３のいずれか１つに記載の炭化珪素半
導体装置の製造方法。 - 【請求項５】 前記ゲート酸化膜を形成する工程では、
前記熱処理の温度を１０００℃以下で行うことを特徴と
する請求項１乃至４のいずれか１つに記載の炭化珪素半
導体装置の製造方法。 - 【請求項６】 前記珪素と前記炭素との結合を切る工程
における前記イオン注入の深さを制御することによっ
て、前記ゲート酸化膜が１００μｍ以下の膜厚で形成さ
れるようにすることを特徴とする請求項１乃至５のいず
れか１つに記載の炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07787698A JP3893725B2 (ja) | 1998-03-25 | 1998-03-25 | 炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07787698A JP3893725B2 (ja) | 1998-03-25 | 1998-03-25 | 炭化珪素半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274487A true JPH11274487A (ja) | 1999-10-08 |
| JP3893725B2 JP3893725B2 (ja) | 2007-03-14 |
Family
ID=13646273
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP (1) | JP3893725B2 (ja) |
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210637A (ja) * | 1999-11-18 | 2001-08-03 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2002222950A (ja) * | 2001-01-25 | 2002-08-09 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2002270838A (ja) * | 2001-03-12 | 2002-09-20 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| WO2002029900A3 (en) * | 2000-10-03 | 2002-10-31 | Cree Inc | Silicon carbide power mosfets having a shorting channel and methods of fabrication them |
| JP2002543610A (ja) * | 1999-05-03 | 2002-12-17 | アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ | ＳｉＣの除去法 |
| US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
| JP2004511101A (ja) * | 2000-10-03 | 2004-04-08 | クリー インコーポレイテッド | Ｎ２ｏを用いた、炭化ケイ素層上への酸化物層の製造方法 |
| US6767843B2 (en) | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
| US6972436B2 (en) | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| US6979863B2 (en) | 2003-04-24 | 2005-12-27 | Cree, Inc. | Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same |
| US7022378B2 (en) | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
| US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
| US7074643B2 (en) | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
| JP2006216918A (ja) * | 2005-02-07 | 2006-08-17 | Kyoto Univ | 半導体素子の製造方法 |
| JP2006269924A (ja) * | 2005-03-25 | 2006-10-05 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置とその製造方法 |
| US7118970B2 (en) | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
| WO2007086196A1 (ja) * | 2006-01-30 | 2007-08-02 | Sumitomo Electric Industries, Ltd. | 炭化珪素半導体装置の製造方法 |
| JP2008235331A (ja) * | 2007-03-16 | 2008-10-02 | Nissan Motor Co Ltd | 炭化珪素半導体装置及びその製造方法 |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| JP2009212365A (ja) * | 2008-03-05 | 2009-09-17 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| US7615801B2 (en) | 2005-05-18 | 2009-11-10 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| WO2015072210A1 (ja) * | 2013-11-13 | 2015-05-21 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9231122B2 (en) | 2011-09-11 | 2016-01-05 | Cree, Inc. | Schottky diode |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| US9548374B2 (en) | 2006-08-17 | 2017-01-17 | Cree, Inc. | High power insulated gate bipolar transistors |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| US9640652B2 (en) | 2009-03-27 | 2017-05-02 | Cree, Inc. | Semiconductor devices including epitaxial layers and related methods |
| US9673283B2 (en) | 2011-05-06 | 2017-06-06 | Cree, Inc. | Power module for supporting high current densities |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
| DE112019007043T5 (de) | 2019-03-18 | 2022-01-13 | Mitsubishi Electric Corporation | Siliciumcarbid-halbleitereinheit, leistungswandlereinheit und herstellungsverfahren für eine siliciumcarbid-halbleitereinheit |
| US12027590B2 (en) | 2019-03-18 | 2024-07-02 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device, power conversion device, and manufacturing method of silicon carbide semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6729824B1 (ja) | 2020-01-29 | 2020-07-22 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
-
1998
- 1998-03-25 JP JP07787698A patent/JP3893725B2/ja not_active Expired - Fee Related
Cited By (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998322B2 (en) | 1998-08-28 | 2006-02-14 | Cree, Inc. | Methods of fabricating high voltage, high temperature capacitor and interconnection structures |
| US6972436B2 (en) | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| JP2002543610A (ja) * | 1999-05-03 | 2002-12-17 | アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ | ＳｉＣの除去法 |
| JP2001210637A (ja) * | 1999-11-18 | 2001-08-03 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| WO2002029900A3 (en) * | 2000-10-03 | 2002-10-31 | Cree Inc | Silicon carbide power mosfets having a shorting channel and methods of fabrication them |
| US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
| JP2004511101A (ja) * | 2000-10-03 | 2004-04-08 | クリー インコーポレイテッド | Ｎ２ｏを用いた、炭化ケイ素層上への酸化物層の製造方法 |
| US6767843B2 (en) | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
| US6956238B2 (en) | 2000-10-03 | 2005-10-18 | Cree, Inc. | Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel |
| JP2011254119A (ja) * | 2000-10-03 | 2011-12-15 | Cree Inc | 短絡チャネルを有する炭化ケイ素パワー金属酸化物半導体電界効果トランジスタおよび短絡チャネルを有する炭化ケイ素金属酸化物半導体電界効果トランジスタの製造方法 |
| US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
| JP2002222950A (ja) * | 2001-01-25 | 2002-08-09 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2002270838A (ja) * | 2001-03-12 | 2002-09-20 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| US7022378B2 (en) | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
| US6979863B2 (en) | 2003-04-24 | 2005-12-27 | Cree, Inc. | Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same |
| US7074643B2 (en) | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
| US7118970B2 (en) | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
| US7705362B2 (en) | 2004-06-22 | 2010-04-27 | Cree, Inc. | Silicon carbide devices with hybrid well regions |
| JP2006216918A (ja) * | 2005-02-07 | 2006-08-17 | Kyoto Univ | 半導体素子の製造方法 |
| JP2006269924A (ja) * | 2005-03-25 | 2006-10-05 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置とその製造方法 |
| US7615801B2 (en) | 2005-05-18 | 2009-11-10 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| US8188483B2 (en) | 2005-05-24 | 2012-05-29 | Cree, Inc. | Silicon carbide devices having smooth channels |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US9142663B2 (en) | 2005-05-24 | 2015-09-22 | Cree, Inc. | Silicon carbide devices having smooth channels |
| US8859366B2 (en) | 2005-05-24 | 2014-10-14 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US8536066B2 (en) | 2005-09-16 | 2013-09-17 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| WO2007086196A1 (ja) * | 2006-01-30 | 2007-08-02 | Sumitomo Electric Industries, Ltd. | 炭化珪素半導体装置の製造方法 |
| US9548374B2 (en) | 2006-08-17 | 2017-01-17 | Cree, Inc. | High power insulated gate bipolar transistors |
| US9064840B2 (en) | 2007-02-27 | 2015-06-23 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| JP2008235331A (ja) * | 2007-03-16 | 2008-10-02 | Nissan Motor Co Ltd | 炭化珪素半導体装置及びその製造方法 |
| US7772058B2 (en) | 2007-03-16 | 2010-08-10 | Nissan Motor Co., Ltd. | Method of manufacturing silicon carbide semiconductor device |
| JP2009212365A (ja) * | 2008-03-05 | 2009-09-17 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| US9640652B2 (en) | 2009-03-27 | 2017-05-02 | Cree, Inc. | Semiconductor devices including epitaxial layers and related methods |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9595618B2 (en) | 2010-03-08 | 2017-03-14 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9673283B2 (en) | 2011-05-06 | 2017-06-06 | Cree, Inc. | Power module for supporting high current densities |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
| US10141302B2 (en) | 2011-09-11 | 2018-11-27 | Cree, Inc. | High current, low switching loss SiC power module |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| US9231122B2 (en) | 2011-09-11 | 2016-01-05 | Cree, Inc. | Schottky diode |
| US9865750B2 (en) | 2011-09-11 | 2018-01-09 | Cree, Inc. | Schottky diode |
| US10153364B2 (en) | 2011-09-11 | 2018-12-11 | Cree, Inc. | Power module having a switch module for supporting high current densities |
| US11024731B2 (en) | 2011-09-11 | 2021-06-01 | Cree, Inc. | Power module for supporting high current densities |
| US11171229B2 (en) | 2011-09-11 | 2021-11-09 | Cree, Inc. | Low switching loss high performance power module |
| WO2015072210A1 (ja) * | 2013-11-13 | 2015-05-21 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPWO2015072210A1 (ja) * | 2013-11-13 | 2017-03-16 | 三菱電機株式会社 | 半導体装置の製造方法、および、半導体装置 |
| US10304939B2 (en) | 2013-11-13 | 2019-05-28 | Mitsubishi Electric Corporation | SiC semiconductor device having pn junction interface and method for manufacturing the SiC semiconductor device |
| DE112019007043T5 (de) | 2019-03-18 | 2022-01-13 | Mitsubishi Electric Corporation | Siliciumcarbid-halbleitereinheit, leistungswandlereinheit und herstellungsverfahren für eine siliciumcarbid-halbleitereinheit |
| US12027590B2 (en) | 2019-03-18 | 2024-07-02 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device, power conversion device, and manufacturing method of silicon carbide semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3893725B2 (ja) | 2007-03-14 |
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| JPH11274481A (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2000200907A (ja) | 炭化珪素半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040709 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061030 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061204 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131222 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
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|
| LAPS | Cancellation because of no payment of annual fees |