JP2000200907A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート酸化膜中又はゲート酸化膜と炭化珪素
との界面におけるキャリアトラップを低減し、ＦＥＴ特
性を安定にすると共にゲート酸化膜の信頼性を向上させ
る。 【解決手段】 ゲート酸化膜７の下部に位置する表面チ
ャネル層５を、窒素のドーピング濃度が１×１０15ｃｍ
-3以下で形成する。このように、窒素のドーピング濃度
が１×１０15ｃｍ-3以下で表面チャネル層５を形成すれ
ば、ゲート酸化によってゲート酸化膜７を形成してもゲ
ート酸化膜７中又はゲート酸化膜７と表面チャネル層５
の界面に介在する窒化珪素が極めて少ない状態となる。
このため、ゲート酸化膜７中又はゲート酸化膜７と炭化
珪素との界面におけるキャリアトラップを低減でき、Ｆ
ＥＴ特性を安定にできると共にゲート酸化膜７の信頼性
を向上させることができる。
との界面におけるキャリアトラップを低減し、ＦＥＴ特
性を安定にすると共にゲート酸化膜の信頼性を向上させ
る。 【解決手段】 ゲート酸化膜７の下部に位置する表面チ
ャネル層５を、窒素のドーピング濃度が１×１０15ｃｍ
-3以下で形成する。このように、窒素のドーピング濃度
が１×１０15ｃｍ-3以下で表面チャネル層５を形成すれ
ば、ゲート酸化によってゲート酸化膜７を形成してもゲ
ート酸化膜７中又はゲート酸化膜７と表面チャネル層５
の界面に介在する窒化珪素が極めて少ない状態となる。
このため、ゲート酸化膜７中又はゲート酸化膜７と炭化
珪素との界面におけるキャリアトラップを低減でき、Ｆ
ＥＴ特性を安定にできると共にゲート酸化膜７の信頼性
を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
【０００２】
【従来の技術】本出願人は、プレーナ型ＭＯＳＦＥＴに
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。このプレーナ型ＭＯＳＦＥＴの断面図を図１３に示
し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造に
ついて説明する。
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。このプレーナ型ＭＯＳＦＥＴの断面図を図１３に示
し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造に
ついて説明する。
【０００３】炭化珪素からなるｎ+ 型半導体基板１は上
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。ｎ- 型エピ層２の表
層部における所定領域には、所定深さを有するｐ- 型ベ
ース領域３ａおよびｐ- 型ベース領域３ｂが離間して形
成されている。また、ｐ-型ベース領域３ａ、３ｂの表
層部の所定領域には、該ベース領域３ａ、３ｂよりも浅
いｎ+ 型ソース領域４ａ、４ｂが形成されている。
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。ｎ- 型エピ層２の表
層部における所定領域には、所定深さを有するｐ- 型ベ
ース領域３ａおよびｐ- 型ベース領域３ｂが離間して形
成されている。また、ｐ-型ベース領域３ａ、３ｂの表
層部の所定領域には、該ベース領域３ａ、３ｂよりも浅
いｎ+ 型ソース領域４ａ、４ｂが形成されている。
【０００４】さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソ
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されてい
る。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ
層５はデバイスの動作時にチャネル形成層として機能す
る。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されてい
る。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ
層５はデバイスの動作時にチャネル形成層として機能す
る。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００５】表面チャネル層５はＮ（窒素）をドーパン
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、
３ｂのドーパント濃度以下となっている。これにより、
低オン抵抗化が図られている。表面チャネル層５の上面
およびｎ+ 型ソース領域４ａ、４ｂの上面には熱酸化に
てゲート酸化膜７が形成されている。さらに、ゲート酸
化膜７の上にはゲート電極８が形成されている。ゲート
電極８は絶縁膜９にて覆われている。絶縁膜９としてＬ
ＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）
膜が用いられている。その上にはソース電極１０が形成
され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂお
よびｐ- 型ベース領域３ａ、３ｂと接している。また、
ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１
１が形成されている。
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、
３ｂのドーパント濃度以下となっている。これにより、
低オン抵抗化が図られている。表面チャネル層５の上面
およびｎ+ 型ソース領域４ａ、４ｂの上面には熱酸化に
てゲート酸化膜７が形成されている。さらに、ゲート酸
化膜７の上にはゲート電極８が形成されている。ゲート
電極８は絶縁膜９にて覆われている。絶縁膜９としてＬ
ＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）
膜が用いられている。その上にはソース電極１０が形成
され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂお
よびｐ- 型ベース領域３ａ、３ｂと接している。また、
ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１
１が形成されている。
【０００６】このように構成されたプレーナ型ＭＯＳＦ
ＥＴは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのＭＯＳＦＥＴに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。
ＥＴは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのＭＯＳＦＥＴに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。
【０００７】
【発明が解決しようとする課題】上記構成を有するプレ
ーナ型パワーＭＯＳＦＥＴを製作し、ゲート酸化膜７を
光照射Ｃ−Ｖ測定により評価したところ、図１４のＣ−
Ｖ特性図に示されるように、光照射後のＣ−Ｖ特性が大
きく変化し、その特性が瞬時に回復しないという、いわ
ゆるヒステリシス特性を有することが判った。また、光
照射後のフラットバンドシフトが正に移動することか
ら、電子トラップが生じていることが予測される。
ーナ型パワーＭＯＳＦＥＴを製作し、ゲート酸化膜７を
光照射Ｃ−Ｖ測定により評価したところ、図１４のＣ−
Ｖ特性図に示されるように、光照射後のＣ−Ｖ特性が大
きく変化し、その特性が瞬時に回復しないという、いわ
ゆるヒステリシス特性を有することが判った。また、光
照射後のフラットバンドシフトが正に移動することか
ら、電子トラップが生じていることが予測される。
【０００８】この現象は、ゲート酸化膜中又はゲート酸
化膜と炭化珪素（表面チャネル層５）との界面にキャリ
アトラップが存在することを示しており、ＦＥＴ特性を
不安定にするばかりでなく、ゲート酸化膜７の信頼性の
低下を招く可能性がある。本発明は上記点に鑑みて成さ
れ、蓄積モードに動作するＭＯＳＦＥＴにおいて、ゲー
ト酸化膜中又はゲート酸化膜と炭化珪素との界面におけ
るキャリアトラップを低減し、ＦＥＴ特性を安定にする
と共にゲート酸化膜の信頼性を向上させることを目的と
する。
化膜と炭化珪素（表面チャネル層５）との界面にキャリ
アトラップが存在することを示しており、ＦＥＴ特性を
不安定にするばかりでなく、ゲート酸化膜７の信頼性の
低下を招く可能性がある。本発明は上記点に鑑みて成さ
れ、蓄積モードに動作するＭＯＳＦＥＴにおいて、ゲー
ト酸化膜中又はゲート酸化膜と炭化珪素との界面におけ
るキャリアトラップを低減し、ＦＥＴ特性を安定にする
と共にゲート酸化膜の信頼性を向上させることを目的と
する。
【０００９】
【課題を解決するための手段】上記問題について本発明
者らが検討を行ったところ、図１５に示すように、検出
器を角度５°とした場合のＸＰＳ測定により、ＳｉＯ2
／ＳｉＣ界面にＳｉ−Ｎ結合が存在していることが判っ
た。すなわち、図１３に示す表面チャネル層５に用いら
れるＮ（窒素）が、ゲート酸化膜７を形成するための熱
酸化工程中に炭化珪素と反応して窒化珪素を生成し、こ
の窒化珪素がキャリアトラップ（電子又は正孔トラッ
プ）として作用していることが原因で発生することが判
った。
者らが検討を行ったところ、図１５に示すように、検出
器を角度５°とした場合のＸＰＳ測定により、ＳｉＯ2
／ＳｉＣ界面にＳｉ−Ｎ結合が存在していることが判っ
た。すなわち、図１３に示す表面チャネル層５に用いら
れるＮ（窒素）が、ゲート酸化膜７を形成するための熱
酸化工程中に炭化珪素と反応して窒化珪素を生成し、こ
の窒化珪素がキャリアトラップ（電子又は正孔トラッ
プ）として作用していることが原因で発生することが判
った。
【００１０】そこで、上記目的を達成するため、以下の
技術的手段を採用する。請求項１に記載の発明において
は、表面チャネル層（５）は、窒素のドーピング濃度が
１×１０15ｃｍ-3以下で形成されていることを特徴とし
ている。このように、窒素のドーピング濃度が１×１０
15ｃｍ-3以下でゲート酸化膜（７）の下部に位置する表
面チャネル層を形成すれば、ゲート酸化膜中又はゲート
酸化膜と表面チャネル層の界面に介在する窒化珪素が極
めて少ない状態となる。このため、ゲート酸化膜中又は
ゲート酸化膜と炭化珪素との界面におけるキャリアトラ
ップを低減でき、ＦＥＴ特性を安定にできると共にゲー
ト酸化膜の信頼性を向上させることができる。
技術的手段を採用する。請求項１に記載の発明において
は、表面チャネル層（５）は、窒素のドーピング濃度が
１×１０15ｃｍ-3以下で形成されていることを特徴とし
ている。このように、窒素のドーピング濃度が１×１０
15ｃｍ-3以下でゲート酸化膜（７）の下部に位置する表
面チャネル層を形成すれば、ゲート酸化膜中又はゲート
酸化膜と表面チャネル層の界面に介在する窒化珪素が極
めて少ない状態となる。このため、ゲート酸化膜中又は
ゲート酸化膜と炭化珪素との界面におけるキャリアトラ
ップを低減でき、ＦＥＴ特性を安定にできると共にゲー
ト酸化膜の信頼性を向上させることができる。
【００１１】請求項２に記載の発明においては、ｎ型の
表面チャネル層（５、２８、１０２）の表面にゲート酸
化膜（７、２９、１０５）が形成される蓄積型チャネル
の炭化珪素半導体装置において、表面チャネル層は窒素
のドーピング濃度が１×１０ 15ｃｍ-3以下となっている
ことを特徴としている。１×１０15ｃｍ-3以下とするこ
とにより、Ｓｉ−Ｎ結合の生成と分解がバランスし、Ｓ
ｉＯ2 ／ＳｉＣ界面のＳｉ−Ｎ結合を極めて少なくする
ことが可能となる。特に１０００℃以上では、熱酸化時
に形成されているＳｉ−Ｎ結合は、形成されると同時に
酸化雰囲気にてＳｉＯ2 とＮ2 とに分解されると考えら
れる。
表面チャネル層（５、２８、１０２）の表面にゲート酸
化膜（７、２９、１０５）が形成される蓄積型チャネル
の炭化珪素半導体装置において、表面チャネル層は窒素
のドーピング濃度が１×１０ 15ｃｍ-3以下となっている
ことを特徴としている。１×１０15ｃｍ-3以下とするこ
とにより、Ｓｉ−Ｎ結合の生成と分解がバランスし、Ｓ
ｉＯ2 ／ＳｉＣ界面のＳｉ−Ｎ結合を極めて少なくする
ことが可能となる。特に１０００℃以上では、熱酸化時
に形成されているＳｉ−Ｎ結合は、形成されると同時に
酸化雰囲気にてＳｉＯ2 とＮ2 とに分解されると考えら
れる。
【００１２】このように、ゲート酸化膜の下部に位置す
る表面チャネル層のドーパントとして窒素を用いる場合
に、ドーピング濃度が１×１０15ｃｍ-3以下とすれば、
請求項１と同様の効果が得られ、プレーナ型のＭＯＳＦ
ＥＴ、トレンチ型のＭＯＳＦＥＴ、さらにラテラルＭＯ
ＳＦＥＴ等に適用することもできる。また、請求項３に
示すように、反転型チャネルの炭化珪素半導体装置にお
いて、ゲート酸化膜の下部に位置するｎ型半導体を、窒
素のドーピング濃度が１×１０15ｃｍ-3以下で構成して
も、請求項１と同様の効果が得られる。
る表面チャネル層のドーパントとして窒素を用いる場合
に、ドーピング濃度が１×１０15ｃｍ-3以下とすれば、
請求項１と同様の効果が得られ、プレーナ型のＭＯＳＦ
ＥＴ、トレンチ型のＭＯＳＦＥＴ、さらにラテラルＭＯ
ＳＦＥＴ等に適用することもできる。また、請求項３に
示すように、反転型チャネルの炭化珪素半導体装置にお
いて、ゲート酸化膜の下部に位置するｎ型半導体を、窒
素のドーピング濃度が１×１０15ｃｍ-3以下で構成して
も、請求項１と同様の効果が得られる。
【００１３】請求項４に記載の発明においては、ゲート
酸化膜（７）を形成する工程は、該ゲート酸化膜を形成
した後に、１２００℃以上の温度による高温アニール処
理を施す工程を含んでいることを特徴としている。この
ように、ゲート酸化膜を形成した後に、１２００℃以上
の温度による高温アニール処理を施すと、前述のＳｉ−
Ｎ結合の生成と分解のバランスがくずれ、より分解が進
行する。すなわち、ゲート酸化膜中やゲート酸化膜と表
面チャネル層（５）との界面に介在する窒化珪素を分解
することができる。このため、表面チャネル層の窒素濃
度を１×１０15ｃｍ-3以下とした場合と同様に、ゲート
酸化膜中やゲート酸化膜と表面チャネル層との界面にお
けるキャリアトラップによる影響を低減することがで
き、ＦＥＴ特性を安定にできると共にゲート酸化膜の信
頼性を向上させることができる。
酸化膜（７）を形成する工程は、該ゲート酸化膜を形成
した後に、１２００℃以上の温度による高温アニール処
理を施す工程を含んでいることを特徴としている。この
ように、ゲート酸化膜を形成した後に、１２００℃以上
の温度による高温アニール処理を施すと、前述のＳｉ−
Ｎ結合の生成と分解のバランスがくずれ、より分解が進
行する。すなわち、ゲート酸化膜中やゲート酸化膜と表
面チャネル層（５）との界面に介在する窒化珪素を分解
することができる。このため、表面チャネル層の窒素濃
度を１×１０15ｃｍ-3以下とした場合と同様に、ゲート
酸化膜中やゲート酸化膜と表面チャネル層との界面にお
けるキャリアトラップによる影響を低減することがで
き、ＦＥＴ特性を安定にできると共にゲート酸化膜の信
頼性を向上させることができる。
【００１４】なお、請求項５に示すように、ゲート酸化
膜の形成については、１２００℃以下の熱処理で行うこ
とができる。また、高温アニール処理は、請求項６に示
す水素雰囲気、請求項７に示す酸素雰囲気、請求項８に
示す不活性ガス雰囲気、若しくは請求項９に示すように
水素、酸素、不活性ガスのいずれかからなる混合雰囲気
で行われるようにすることができる。
膜の形成については、１２００℃以下の熱処理で行うこ
とができる。また、高温アニール処理は、請求項６に示
す水素雰囲気、請求項７に示す酸素雰囲気、請求項８に
示す不活性ガス雰囲気、若しくは請求項９に示すように
水素、酸素、不活性ガスのいずれかからなる混合雰囲気
で行われるようにすることができる。
【００１５】請求項１０に記載の発明においては、ｎ型
の表面チャネル層（５、２８、１０２）の表面にゲート
酸化膜（７、２９、１０５）が形成される蓄積型チャネ
ルの炭化珪素半導体装置の製造方法において、ゲート酸
化膜を形成した後に、１２００℃以上の温度による高温
アニール処理を施すことを特徴としている。このよう
に、蓄積型チャネルの炭化珪素半導体装置において、ゲ
ート酸化膜を形成した後に、１２００℃以上の温度によ
る高温アニール処理を施せば、ゲート酸化膜中又はゲー
ト酸化膜と表面チャネル層との界面に介在する窒化珪素
を分解することができ、請求項４と同様の効果が得られ
る。
の表面チャネル層（５、２８、１０２）の表面にゲート
酸化膜（７、２９、１０５）が形成される蓄積型チャネ
ルの炭化珪素半導体装置の製造方法において、ゲート酸
化膜を形成した後に、１２００℃以上の温度による高温
アニール処理を施すことを特徴としている。このよう
に、蓄積型チャネルの炭化珪素半導体装置において、ゲ
ート酸化膜を形成した後に、１２００℃以上の温度によ
る高温アニール処理を施せば、ゲート酸化膜中又はゲー
ト酸化膜と表面チャネル層との界面に介在する窒化珪素
を分解することができ、請求項４と同様の効果が得られ
る。
【００１６】また、請求項１１に示すように、ｎ型の半
導体層表面にゲート酸化膜が形成される反転型チャネル
の炭化珪素半導体装置において、ゲート酸化膜を形成し
た後に、１２００℃以上の温度による高温アニール処理
を施すようにしても、ゲート酸化膜中又はゲート酸化膜
とｐ型の半導体層との界面に介在する窒化珪素を分解す
ることができ、請求項４と同様の効果が得られる。
導体層表面にゲート酸化膜が形成される反転型チャネル
の炭化珪素半導体装置において、ゲート酸化膜を形成し
た後に、１２００℃以上の温度による高温アニール処理
を施すようにしても、ゲート酸化膜中又はゲート酸化膜
とｐ型の半導体層との界面に介在する窒化珪素を分解す
ることができ、請求項４と同様の効果が得られる。
【００１７】請求項１２に記載の発明においては、ゲー
ト酸化膜を形成する工程は、表面チャネル層の表層部を
熱酸化する工程と、酸化雰囲気中において先に行った熱
酸化の温度よりも低温な状態で再酸化処理を行う工程
と、再酸化処理後に、該再酸化処理時の酸化レートより
も遅い酸化レートとなる熱処理を行う工程と、を含んで
いることを特徴としている。
ト酸化膜を形成する工程は、表面チャネル層の表層部を
熱酸化する工程と、酸化雰囲気中において先に行った熱
酸化の温度よりも低温な状態で再酸化処理を行う工程
と、再酸化処理後に、該再酸化処理時の酸化レートより
も遅い酸化レートとなる熱処理を行う工程と、を含んで
いることを特徴としている。
【００１８】このように、再酸化処理の後に、再酸化処
理時の酸化レートよりも遅い酸化レートとなる熱処理を
行うことにより、再酸化処理での酸化レートの際にはゲ
ート酸化膜内に取り込まれてしまうＳｉ−Ｎ結合が、活
性な酸素と反応して分解される。このため、Ｓｉ−Ｎ結
合を起因とするキャリア（電子）トラップが低減され、
ゲート酸化膜中、若しくはゲート酸化膜と表面チャネル
層の界面におけるキャリアトラップによる影響を低減で
き、ＦＥＴ特性を安定にできると共にゲート酸化膜の信
頼性を向上させることができる。
理時の酸化レートよりも遅い酸化レートとなる熱処理を
行うことにより、再酸化処理での酸化レートの際にはゲ
ート酸化膜内に取り込まれてしまうＳｉ−Ｎ結合が、活
性な酸素と反応して分解される。このため、Ｓｉ−Ｎ結
合を起因とするキャリア（電子）トラップが低減され、
ゲート酸化膜中、若しくはゲート酸化膜と表面チャネル
層の界面におけるキャリアトラップによる影響を低減で
き、ＦＥＴ特性を安定にできると共にゲート酸化膜の信
頼性を向上させることができる。
【００１９】この再酸化処理後の熱処理工程は、請求項
１３に示すように、酸素雰囲気若しくは酸素を含む不活
性ガス雰囲気中で行うことができる。具体的には、請求
項１４に示すように、再酸化処理後の熱処理工程におけ
る酸化レートが０．８ｎｍ／ｈ以下となるようにするこ
とにより、Ｓｉ−Ｎ結合が活性な酸素と反応して分解さ
れるようにできる。
１３に示すように、酸素雰囲気若しくは酸素を含む不活
性ガス雰囲気中で行うことができる。具体的には、請求
項１４に示すように、再酸化処理後の熱処理工程におけ
る酸化レートが０．８ｎｍ／ｈ以下となるようにするこ
とにより、Ｓｉ−Ｎ結合が活性な酸素と反応して分解さ
れるようにできる。
【００２０】請求項１５に記載の発明においては、再酸
化処理の温度と、再酸化処理後の熱処理の温度とを同等
にしていることを特徴としている。このように、再酸化
処理の温度と、その後行う熱処理の温度とを同等にする
ことにより、再酸化時における温度は変化させず、雰囲
気のガスを変化させるのみで再酸化処理からその後の熱
処理に移行することができる。これにより製造工程の簡
略化を図ることができる。
化処理の温度と、再酸化処理後の熱処理の温度とを同等
にしていることを特徴としている。このように、再酸化
処理の温度と、その後行う熱処理の温度とを同等にする
ことにより、再酸化時における温度は変化させず、雰囲
気のガスを変化させるのみで再酸化処理からその後の熱
処理に移行することができる。これにより製造工程の簡
略化を図ることができる。
【００２１】請求項１６に記載の発明においては、再酸
化処理を行う工程と、熱処理を行う工程とが同じ雰囲気
で行えるため、工程上好ましい。請求項１７に記載の発
明においては、再酸化処理を行う工程と、熱処理を行う
工程とがドライ雰囲気であるため、酸化レートが遅くな
り再酸化処理工程において電子トラップを生じさせにく
くなるので好ましい。
化処理を行う工程と、熱処理を行う工程とが同じ雰囲気
で行えるため、工程上好ましい。請求項１７に記載の発
明においては、再酸化処理を行う工程と、熱処理を行う
工程とがドライ雰囲気であるため、酸化レートが遅くな
り再酸化処理工程において電子トラップを生じさせにく
くなるので好ましい。
【００２２】請求項１８に記載の発明においては、再酸
化処理を行う工程と、熱処理を行う工程とが同じ温度で
あるため、工程上好ましい。請求項１９に記載の発明に
おいては、再酸化処理を行う工程と、熱処理を行う工程
とを同時にできるため、処理時間を短縮でき、工程上好
ましい。請求項２０に記載の発明においては、熱処理を
行う工程がゲート酸化膜を形成した熱酸化工程に比べ低
温であって、かつ酸化レートの遅い雰囲気で行うため、
電子トラップの増加を抑制しつつ良好な酸化を行うこと
ができる。
化処理を行う工程と、熱処理を行う工程とが同じ温度で
あるため、工程上好ましい。請求項１９に記載の発明に
おいては、再酸化処理を行う工程と、熱処理を行う工程
とを同時にできるため、処理時間を短縮でき、工程上好
ましい。請求項２０に記載の発明においては、熱処理を
行う工程がゲート酸化膜を形成した熱酸化工程に比べ低
温であって、かつ酸化レートの遅い雰囲気で行うため、
電子トラップの増加を抑制しつつ良好な酸化を行うこと
ができる。
【００２３】請求項２１に記載の発明においては、雰囲
気をドライ酸化雰囲気としており、シリコン窒化物と酸
素（Ｏ2 ）との反応によりシリコン酸化膜と窒素酸化物
とを生成する反応を、Ｇｉｂｂｓの自由エネルギーに基
づいた反応の自発性から考えると、Ｇｉｂｂｓエネルギ
ーは負となり、反応が自発的であると言える。従って、
ドライ酸化雰囲気で熱処理することによりシリコン窒化
物からなる電子トラップを低減できることになる。ま
た、このドライ酸化雰囲気であってもホールトラップを
形成する炭素を酸化させて除去することができる。
気をドライ酸化雰囲気としており、シリコン窒化物と酸
素（Ｏ2 ）との反応によりシリコン酸化膜と窒素酸化物
とを生成する反応を、Ｇｉｂｂｓの自由エネルギーに基
づいた反応の自発性から考えると、Ｇｉｂｂｓエネルギ
ーは負となり、反応が自発的であると言える。従って、
ドライ酸化雰囲気で熱処理することによりシリコン窒化
物からなる電子トラップを低減できることになる。ま
た、このドライ酸化雰囲気であってもホールトラップを
形成する炭素を酸化させて除去することができる。
【００２４】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）図１に、本実施の形態におけるノーマ
リオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適なものである。
について説明する。 （第１実施形態）図１に、本実施の形態におけるノーマ
リオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適なものである。
【００２５】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図１３に示すＭＯＳＦ
ＥＴとほぼ同様の構造を有しているため、異なる部分に
ついてのみ説明する。なお、本実施形態における縦型パ
ワーＭＯＳＦＥＴのうち、図１３に示すＭＯＳＦＥＴと
同様の部分については同様の符号を付してある。
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図１３に示すＭＯＳＦ
ＥＴとほぼ同様の構造を有しているため、異なる部分に
ついてのみ説明する。なお、本実施形態における縦型パ
ワーＭＯＳＦＥＴのうち、図１３に示すＭＯＳＦＥＴと
同様の部分については同様の符号を付してある。
【００２６】図１に示す縦型パワーＭＯＳＦＥＴと図１
３に示すＭＯＳＦＥＴを比較すると、表面チャネル層５
のドーパントとして、Ｎ（窒素）を使用している点に関
しては同様であるが、図１３では表面チャネル層５の不
純物濃度が１×１０15〜１×１０17ｃｍ-3程度となって
いるのに対し、図１では表面チャネル層５の不純物濃度
が１×１０15ｃｍ-3以下となっている点に関して異な
る。
３に示すＭＯＳＦＥＴを比較すると、表面チャネル層５
のドーパントとして、Ｎ（窒素）を使用している点に関
しては同様であるが、図１３では表面チャネル層５の不
純物濃度が１×１０15〜１×１０17ｃｍ-3程度となって
いるのに対し、図１では表面チャネル層５の不純物濃度
が１×１０15ｃｍ-3以下となっている点に関して異な
る。
【００２７】そして、ゲート酸化膜７の中、又はゲート
酸化膜７と表面チャネル層５との界面に介在する窒化珪
素が極めて少ない状態となっている。このため、本実施
形態に示す縦型パワーＭＯＳＦＥＴは、窒化珪素を要因
とする電子又は正孔トラップがほとんど作用せず、ＭＯ
ＳＦＥＴ特性が安定となっている。次に、図１に示す縦
型パワーＭＯＳＦＥＴの製造工程を、図２〜図４を用い
て説明する。
酸化膜７と表面チャネル層５との界面に介在する窒化珪
素が極めて少ない状態となっている。このため、本実施
形態に示す縦型パワーＭＯＳＦＥＴは、窒化珪素を要因
とする電子又は正孔トラップがほとんど作用せず、ＭＯ
ＳＦＥＴ特性が安定となっている。次に、図１に示す縦
型パワーＭＯＳＦＥＴの製造工程を、図２〜図４を用い
て説明する。
【００２８】〔図２（ａ）に示す工程〕まず、ｎ型４Ｈ
または６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半
導体基板１を用意する。ここで、ｎ+ 型半導体基板１は
その厚さが４００μｍであり、主表面１ａが（０００
１）Ｓｉ面、又は、（１１２−０）ａ面である。この基
板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピ
タキシャル成長する。本例では、ｎ- 型エピ層２は下地
の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ層となる。
または６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半
導体基板１を用意する。ここで、ｎ+ 型半導体基板１は
その厚さが４００μｍであり、主表面１ａが（０００
１）Ｓｉ面、又は、（１１２−０）ａ面である。この基
板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピ
タキシャル成長する。本例では、ｎ- 型エピ層２は下地
の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ層となる。
【００２９】〔図２（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+ （若しくはアルミニウム）をイオン注入し
て、ｐ- 型ベース領域３ａ、３ｂを形成する。このとき
のイオン注入条件は、温度が７００℃で、ドーズ量が１
×１０16ｃｍ-2としている。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+ （若しくはアルミニウム）をイオン注入し
て、ｐ- 型ベース領域３ａ、３ｂを形成する。このとき
のイオン注入条件は、温度が７００℃で、ドーズ量が１
×１０16ｃｍ-2としている。
【００３０】〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を
除去した後、ｐ- 型ベース領域３ａ、３ｂを含むｎ- 型
エピ層２上に表面チャネル層５を化学気相成長法（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：Ｃ
ＶＤ）法によりエピタキシャル成長させる。このとき、
表面チャネル層５の窒素濃度が１×１０15ｃｍ-3以下と
なるようにドーズ量を設定する。このエピタキシャル成
長について、図５に示す成長装置を基に具体的に説明す
る。
除去した後、ｐ- 型ベース領域３ａ、３ｂを含むｎ- 型
エピ層２上に表面チャネル層５を化学気相成長法（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：Ｃ
ＶＤ）法によりエピタキシャル成長させる。このとき、
表面チャネル層５の窒素濃度が１×１０15ｃｍ-3以下と
なるようにドーズ量を設定する。このエピタキシャル成
長について、図５に示す成長装置を基に具体的に説明す
る。
【００３１】図５に示すように、成長装置５０は、前室
５１と高真空成長装置（例えばＣＶＤ装置）５２及びこ
れら前室５１とＭＢＥ成長装置５２をつなぐ接続部５３
とを有している。前室５１には、ロータリポンプ（Ｒ
Ｐ）５１ａとディフュージョンポンプ（ＤＰ）５１ｂ等
のポンプが備えられており、前室５１内を１０-6〜１０
-15 Ｔｏｒｒ程度の高真空状態にできるようになってい
る。この前室５１内に、結晶成長の際の炭化珪素（種結
晶）５４が配置されるようになっている。
５１と高真空成長装置（例えばＣＶＤ装置）５２及びこ
れら前室５１とＭＢＥ成長装置５２をつなぐ接続部５３
とを有している。前室５１には、ロータリポンプ（Ｒ
Ｐ）５１ａとディフュージョンポンプ（ＤＰ）５１ｂ等
のポンプが備えられており、前室５１内を１０-6〜１０
-15 Ｔｏｒｒ程度の高真空状態にできるようになってい
る。この前室５１内に、結晶成長の際の炭化珪素（種結
晶）５４が配置されるようになっている。
【００３２】高真空成長装置５２は、成長させるべき材
料（本実施形態では炭化珪素）を超高真空中で加熱して
昇華させる、又は原料ガスを導入し、ウェハ一面で化学
反応させ、対向するウェハ５５上に単結晶層を成長させ
る装置である。高真空成長装置５２には、ロータリポン
プ５２ａ、ディフュージョンポンプ５２ｂ、ターボポン
プ（ＴＢ）５２ｃ等のポンプが備えられており、高真空
成長装置５２内が１０ -6〜１０-15 Ｔｏｒｒ程度の超高
真空状態にできるようになっている。
料（本実施形態では炭化珪素）を超高真空中で加熱して
昇華させる、又は原料ガスを導入し、ウェハ一面で化学
反応させ、対向するウェハ５５上に単結晶層を成長させ
る装置である。高真空成長装置５２には、ロータリポン
プ５２ａ、ディフュージョンポンプ５２ｂ、ターボポン
プ（ＴＢ）５２ｃ等のポンプが備えられており、高真空
成長装置５２内が１０ -6〜１０-15 Ｔｏｒｒ程度の超高
真空状態にできるようになっている。
【００３３】前室５１と接続部５３との間、及び高真空
成長装置５２と接続部５３との間には、気密保持の為の
パッキン等を備えた窓部５３ａ、５３ｂが設けられてお
り、それぞれの間を連通・遮断できるようになってい
る。このように構成された成長装置５０の前室５１にエ
ピタキシャル膜を形成させる基板５４を配置する。そし
て、前室５１を高真空状態にすることにより、基板５４
に付着しているＮを取り除く。このとき、高真空成長装
置５２内は常に超高真空状態に保持する。その後、窓部
５３ａを開いて基板５４を接続部５３に移動させ、さら
に窓部５３ａを閉じたのち、窓部５３ｂを開いて基板５
４を高真空成長装置５２内に移動させる。引き続き、基
板５４を所定位置に配置したのち、窓部５３ｂを閉じて
高真空成長装置５２内の気密を確保する。
成長装置５２と接続部５３との間には、気密保持の為の
パッキン等を備えた窓部５３ａ、５３ｂが設けられてお
り、それぞれの間を連通・遮断できるようになってい
る。このように構成された成長装置５０の前室５１にエ
ピタキシャル膜を形成させる基板５４を配置する。そし
て、前室５１を高真空状態にすることにより、基板５４
に付着しているＮを取り除く。このとき、高真空成長装
置５２内は常に超高真空状態に保持する。その後、窓部
５３ａを開いて基板５４を接続部５３に移動させ、さら
に窓部５３ａを閉じたのち、窓部５３ｂを開いて基板５
４を高真空成長装置５２内に移動させる。引き続き、基
板５４を所定位置に配置したのち、窓部５３ｂを閉じて
高真空成長装置５２内の気密を確保する。
【００３４】このように、エピタキシャル成長を行う高
真空成長装置５２内を常に超高真空に保持すると共に、
基板５４を前室５１内にて高真空にしているため、高真
空成長装置５２内を常に超高真空に維持でき、効果的に
高真空成長装置５２内の残留窒素を取り除くことができ
る。その後、前述のように昇華又はＣＶＤ法等により表
面チャネル層５を形成するため、表面チャネル層５は窒
素濃度が１×１０15ｃｍ-3以下という低濃度で形成され
る。
真空成長装置５２内を常に超高真空に保持すると共に、
基板５４を前室５１内にて高真空にしているため、高真
空成長装置５２内を常に超高真空に維持でき、効果的に
高真空成長装置５２内の残留窒素を取り除くことができ
る。その後、前述のように昇華又はＣＶＤ法等により表
面チャネル層５を形成するため、表面チャネル層５は窒
素濃度が１×１０15ｃｍ-3以下という低濃度で形成され
る。
【００３５】例えばＣＶＤ法にて成長させる場合、Ｓｉ
Ｃを成長させるためのＳｉＨ4 ガス及びＣ3 Ｈ8 ガスを
装置内に供給すると共にドーパントとなるＮ2 ガスを極
微量だけ供給するようにする。なお、Ｎ2 ガスについて
は装置内の残留窒素がある場合には供給する必要がな
い。なお、表面チャネル層５の窒素濃度を変化させて光
照射Ｃ−Ｖ測定によるフラットバンドシフトの変化を評
価した。その結果を図６に示す。この図に示されるよう
に、表面チャネル層５の窒素濃度を１×１０15ｃｍ-3以
下という低濃度で形成すると、フラットバンドシフトが
非常に低減されていることが判る。このように、表面チ
ャネル層５の窒素濃度を１×１０15ｃｍ-3以下という低
濃度で形成することにより、Ｓｉ−Ｎ結合に起因するキ
ャリアトラップを低減することができる。
Ｃを成長させるためのＳｉＨ4 ガス及びＣ3 Ｈ8 ガスを
装置内に供給すると共にドーパントとなるＮ2 ガスを極
微量だけ供給するようにする。なお、Ｎ2 ガスについて
は装置内の残留窒素がある場合には供給する必要がな
い。なお、表面チャネル層５の窒素濃度を変化させて光
照射Ｃ−Ｖ測定によるフラットバンドシフトの変化を評
価した。その結果を図６に示す。この図に示されるよう
に、表面チャネル層５の窒素濃度を１×１０15ｃｍ-3以
下という低濃度で形成すると、フラットバンドシフトが
非常に低減されていることが判る。このように、表面チ
ャネル層５の窒素濃度を１×１０15ｃｍ-3以下という低
濃度で形成することにより、Ｓｉ−Ｎ結合に起因するキ
ャリアトラップを低減することができる。
【００３６】また、このとき、縦型パワーＭＯＳＦＥＴ
をノーマリオフ型にするために、表面チャネル層５の厚
み（膜厚）は、以下の数式に基づいて決定している。縦
型パワーＭＯＳＦＥＴをノーマリオフ型にするために
は、ゲート電圧を印加していない状態の際に、ｎ- 型層
に広がる空乏層が電気的伝導を妨げるように十分なバリ
ア高さを有している必要がある。この条件は次式にて示
される。
をノーマリオフ型にするために、表面チャネル層５の厚
み（膜厚）は、以下の数式に基づいて決定している。縦
型パワーＭＯＳＦＥＴをノーマリオフ型にするために
は、ゲート電圧を印加していない状態の際に、ｎ- 型層
に広がる空乏層が電気的伝導を妨げるように十分なバリ
ア高さを有している必要がある。この条件は次式にて示
される。
【００３７】
【数１】
【００３８】但し、Ｔｅｐｉはｎ- 型層に広がる空乏層
の高さ、φｍｓは金属と半導体の仕事関数差、Ｑｓはゲ
ート酸化膜７中の空間電荷、Ｑｆｃはゲート酸化膜（Ｓ
ｉＯ 2 ）とｎ- 型層との間の界面の固定電荷、Ｑｉは酸
化膜中の可動イオン、Ｑｓｓはゲート酸化膜と表面チャ
ネル層５（ＳｉＣ）界面の表面電荷である。この数式１
に示される右辺第１項は表面チャネル層５とｐ- 型ベー
ス領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuil
t による空乏層の伸び量、すなわちｐ型ベース領域３
ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量
であり、第２項はゲート絶縁膜７の電荷とφｍｓによる
空乏層の伸び量、すなわちゲート酸化膜７から表面チャ
ネル層５に広がる空乏層の伸び量である。従って、ｐ-
型ベース領域３ａ、３ｂから広がる空乏層の伸び量と、
ゲート酸化膜７から広がる空乏層の伸び量との和が表面
チャネル層５の厚み以上となるようにすれば縦型パワー
ＭＯＳＦＥＴをノーマリオフ型にできるため、このよう
な条件を満たす厚みとしている。
の高さ、φｍｓは金属と半導体の仕事関数差、Ｑｓはゲ
ート酸化膜７中の空間電荷、Ｑｆｃはゲート酸化膜（Ｓ
ｉＯ 2 ）とｎ- 型層との間の界面の固定電荷、Ｑｉは酸
化膜中の可動イオン、Ｑｓｓはゲート酸化膜と表面チャ
ネル層５（ＳｉＣ）界面の表面電荷である。この数式１
に示される右辺第１項は表面チャネル層５とｐ- 型ベー
ス領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuil
t による空乏層の伸び量、すなわちｐ型ベース領域３
ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量
であり、第２項はゲート絶縁膜７の電荷とφｍｓによる
空乏層の伸び量、すなわちゲート酸化膜７から表面チャ
ネル層５に広がる空乏層の伸び量である。従って、ｐ-
型ベース領域３ａ、３ｂから広がる空乏層の伸び量と、
ゲート酸化膜７から広がる空乏層の伸び量との和が表面
チャネル層５の厚み以上となるようにすれば縦型パワー
ＭＯＳＦＥＴをノーマリオフ型にできるため、このよう
な条件を満たす厚みとしている。
【００３９】このとき、ノーマリオフ型に必要な表面チ
ャネル層５の厚みは、Ｔｅｐｉよりも小さくしなければ
ならないが、数式１から明らかなように、表面チャネル
層５を低濃度とすることにより、ＮD が小さくなってＴ
ｅｐｉが増大するため、表面チャネル層５の膜厚を大き
めに設定できる。このため、表面チャネル層５をエピタ
キシャル成長する際における膜厚設定の制御性を向上さ
せることができる。
ャネル層５の厚みは、Ｔｅｐｉよりも小さくしなければ
ならないが、数式１から明らかなように、表面チャネル
層５を低濃度とすることにより、ＮD が小さくなってＴ
ｅｐｉが増大するため、表面チャネル層５の膜厚を大き
めに設定できる。このため、表面チャネル層５をエピタ
キシャル成長する際における膜厚設定の制御性を向上さ
せることができる。
【００４０】なお、このようなノーマリオフ型の縦型パ
ワーＭＯＳＦＥＴは、故障などによってゲート電極に電
圧が印加できないような状態となっても、電流が流れな
いようにすることができるため、ノーマリオン型のもの
と比べて安全性を確保することができる。また、図１に
示すように、ｐ- 型ベース領域３ａ、３ｂは、ソース電
極１０と接触していて接地状態となっている。このた
め、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂと
のＰＮ接合のビルトイン電圧Ｖbuilt を利用して表面チ
ャネル層５をピンチオフすることができる。例えば、ｐ
- 型ベース領域３ａ、３ｂが接地されてなくてフローテ
ィング状態となっている場合には、ビルトイン電圧Ｖbu
ilt を利用してｐ- 型ベース領域３ａ、３ｂから空乏層
を延ばすということができないため、ｐ- 型ベース領域
３ａ、３ｂをソース電極１０と接触させることは、表面
チャネル層５をピンチオフするのに有効な構造であると
いえる。
ワーＭＯＳＦＥＴは、故障などによってゲート電極に電
圧が印加できないような状態となっても、電流が流れな
いようにすることができるため、ノーマリオン型のもの
と比べて安全性を確保することができる。また、図１に
示すように、ｐ- 型ベース領域３ａ、３ｂは、ソース電
極１０と接触していて接地状態となっている。このた
め、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂと
のＰＮ接合のビルトイン電圧Ｖbuilt を利用して表面チ
ャネル層５をピンチオフすることができる。例えば、ｐ
- 型ベース領域３ａ、３ｂが接地されてなくてフローテ
ィング状態となっている場合には、ビルトイン電圧Ｖbu
ilt を利用してｐ- 型ベース領域３ａ、３ｂから空乏層
を延ばすということができないため、ｐ- 型ベース領域
３ａ、３ｂをソース電極１０と接触させることは、表面
チャネル層５をピンチオフするのに有効な構造であると
いえる。
【００４１】なお、本実施形態では、不純物濃度が低い
ものでｐ- 型ベース領域３ａ、３ｂを形成しているが、
不純物濃度を高くすることによりビルトイン電圧Ｖbuil
t をより大きく利用することができる。また、本実施形
態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造
しているが、これをシリコンを用いて製造しようとする
と、ｐ- 型ベース領域３ａ、３ｂや表面チャネル層５等
の不純物層を形成する際における熱拡散の拡散量の制御
が困難であるため、上記構成と同様のノーマリオフ型の
ＭＯＳＦＥＴを製造することが困難となる。このため、
本実施形態のようにＳｉＣを用いることにより、シリコ
ンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥ
Ｔを製造することができる。
ものでｐ- 型ベース領域３ａ、３ｂを形成しているが、
不純物濃度を高くすることによりビルトイン電圧Ｖbuil
t をより大きく利用することができる。また、本実施形
態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造
しているが、これをシリコンを用いて製造しようとする
と、ｐ- 型ベース領域３ａ、３ｂや表面チャネル層５等
の不純物層を形成する際における熱拡散の拡散量の制御
が困難であるため、上記構成と同様のノーマリオフ型の
ＭＯＳＦＥＴを製造することが困難となる。このため、
本実施形態のようにＳｉＣを用いることにより、シリコ
ンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥ
Ｔを製造することができる。
【００４２】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００４３】〔図３（ａ）に示す工程〕表面チャネル層
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ
+ 型ソース領域４ａ、４ｂを形成する。このときのイオ
ン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2
としている。
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ
+ 型ソース領域４ａ、４ｂを形成する。このときのイオ
ン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2
としている。
【００４４】〔図３（ｂ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、
３ｂ上の表面チャネル層５を部分的にエッチング除去す
る。
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、
３ｂ上の表面チャネル層５を部分的にエッチング除去す
る。
【００４５】〔図３（ｃ）に示す工程〕さらに、ＬＴＯ
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
ベース領域３ａ、３ｂのうちディープベース層３０ａ、
３０ｂが形成された厚みが厚くなった部分が、ディープ
ベース層３０ａが形成されていない厚みの薄い部分より
も不純物濃度が濃く形成される。
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
ベース領域３ａ、３ｂのうちディープベース層３０ａ、
３０ｂが形成された厚みが厚くなった部分が、ディープ
ベース層３０ａが形成されていない厚みの薄い部分より
も不純物濃度が濃く形成される。
【００４６】〔図４（ａ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
ここで、上述したように、ゲート酸化膜７の下部に位置
する表面チャネル層５はＮ（窒素）が１×１０15ｃｍ-3
以下の低濃度なもので構成されているため、熱酸化によ
ってゲート酸化膜７を形成しても窒化珪素（ＳｉＮ）の
生成を抑制することができる。
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
ここで、上述したように、ゲート酸化膜７の下部に位置
する表面チャネル層５はＮ（窒素）が１×１０15ｃｍ-3
以下の低濃度なもので構成されているため、熱酸化によ
ってゲート酸化膜７を形成しても窒化珪素（ＳｉＮ）の
生成を抑制することができる。
【００４７】このため、ゲート酸化膜７中又はゲート酸
化膜７と表面チャネル層５との界面に介在する窒化珪素
が極めて少ない状態となる。従って、窒化珪素が原因と
なって発生するキャリアトラップ（界面準位）による影
響を低減することができる。これにより、ゲートしきい
値等の電気特性の影響を無視でき、ＦＥＴ特性を良好に
することができると共に信頼性の高いゲート酸化膜７と
することができる。
化膜７と表面チャネル層５との界面に介在する窒化珪素
が極めて少ない状態となる。従って、窒化珪素が原因と
なって発生するキャリアトラップ（界面準位）による影
響を低減することができる。これにより、ゲートしきい
値等の電気特性の影響を無視でき、ＦＥＴ特性を良好に
することができると共に信頼性の高いゲート酸化膜７と
することができる。
【００４８】その後、ゲート絶縁膜７の上にポリシリコ
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。 〔図４（ｂ）に示す工程〕引き続き、ゲート絶縁膜７の
不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成
しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４
２５℃であり、成膜後に１０００℃のアニールを行う。
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。 〔図４（ｂ）に示す工程〕引き続き、ゲート絶縁膜７の
不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成
しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４
２５℃であり、成膜後に１０００℃のアニールを行う。
【００４９】〔図４（ｃ）に示す工程〕そして、室温で
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。次に、この縦型パワーＭＯＳ
ＦＥＴの作用（動作）を説明する。
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。次に、この縦型パワーＭＯＳ
ＦＥＴの作用（動作）を説明する。
【００５０】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ - 型ベース領域３ａ、３ｂと表面チャネル層５と
の間の静電ポテンシャルの差、及び表面チャネル層５と
ゲート電極８との間の仕事関数の差により生じた電位に
よって全域空乏化される。ゲート電極８に電圧を印加す
ることにより、表面チャネル層５とゲート電極８との間
の仕事関数の差と外部からの印加電圧の和により生じる
電位差を変化させる。このことにより、チャネルの状態
を制御することができる。
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ - 型ベース領域３ａ、３ｂと表面チャネル層５と
の間の静電ポテンシャルの差、及び表面チャネル層５と
ゲート電極８との間の仕事関数の差により生じた電位に
よって全域空乏化される。ゲート電極８に電圧を印加す
ることにより、表面チャネル層５とゲート電極８との間
の仕事関数の差と外部からの印加電圧の和により生じる
電位差を変化させる。このことにより、チャネルの状態
を制御することができる。
【００５１】つまり、ゲート電極８の仕事関数を第１の
仕事関数とし、ｐ- 型ベース領域３ａ、３ｂの仕事関数
を第２の仕事関数とし、表面チャネル層５の仕事関数を
第３の仕事関数としたとき、第１〜第３の仕事関数の差
を利用して、表面チャネル層５のｎ型のキャリアを空乏
化する様に第１〜第３の仕事関数と表面チャネル層５の
不純物濃度及び膜厚を設定することができる。
仕事関数とし、ｐ- 型ベース領域３ａ、３ｂの仕事関数
を第２の仕事関数とし、表面チャネル層５の仕事関数を
第３の仕事関数としたとき、第１〜第３の仕事関数の差
を利用して、表面チャネル層５のｎ型のキャリアを空乏
化する様に第１〜第３の仕事関数と表面チャネル層５の
不純物濃度及び膜厚を設定することができる。
【００５２】また、オフ状態において、空乏領域は、ｐ
- 型ベース領域３ａ、３ｂ及びゲート電極８により作ら
れた電界によって、表面チャネル層５内に形成される。
この状態からゲート電極８に対して正のバイアスを供給
すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層
５との間の界面においてｎ+ 型ソース領域４ａ、４ｂか
らｎ- 型ドリフト領域２方向へ延びるチャネル領域が形
成され、オン状態にスイッチングされる。このとき、電
子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層
５を経由し表面チャネル層５からｎ- 型エピ層２に流れ
る。そして、ｎ - 型エピ層２（ドリフト領域）に達する
と、電子は、ｎ+ 型半導体基板１（ｎ+ドレイン）へ垂
直に流れる。
- 型ベース領域３ａ、３ｂ及びゲート電極８により作ら
れた電界によって、表面チャネル層５内に形成される。
この状態からゲート電極８に対して正のバイアスを供給
すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層
５との間の界面においてｎ+ 型ソース領域４ａ、４ｂか
らｎ- 型ドリフト領域２方向へ延びるチャネル領域が形
成され、オン状態にスイッチングされる。このとき、電
子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層
５を経由し表面チャネル層５からｎ- 型エピ層２に流れ
る。そして、ｎ - 型エピ層２（ドリフト領域）に達する
と、電子は、ｎ+ 型半導体基板１（ｎ+ドレイン）へ垂
直に流れる。
【００５３】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （第２実施形態）第１実施形態では、Ｎ（窒素）を低濃
度にドーピングした表面チャネル層５とすることによ
り、ゲート酸化膜７中及びゲート酸化膜７と表面チャネ
ル層５との界面に介在する窒化珪素が極めて少なくなる
ようにしているが、本実施形態では、第１実施形態とは
異なる方法で上記箇所における窒化珪素が極めて少なく
なるようにしている。そのため、第１実施形態において
図２〜図４で示した製造工程と同様である部分について
は、これらの図を参照して説明を行う。なお、本実施形
態における縦型パワーＭＯＳＦＥＴを図１に示すものと
比較すると、表面チャネル層５の濃度が１×１０15〜１
×１０17程度の高濃度にしてもよいことが異なるのみで
あり、その他の構成については同様であるため全体構成
についての図は省略する。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （第２実施形態）第１実施形態では、Ｎ（窒素）を低濃
度にドーピングした表面チャネル層５とすることによ
り、ゲート酸化膜７中及びゲート酸化膜７と表面チャネ
ル層５との界面に介在する窒化珪素が極めて少なくなる
ようにしているが、本実施形態では、第１実施形態とは
異なる方法で上記箇所における窒化珪素が極めて少なく
なるようにしている。そのため、第１実施形態において
図２〜図４で示した製造工程と同様である部分について
は、これらの図を参照して説明を行う。なお、本実施形
態における縦型パワーＭＯＳＦＥＴを図１に示すものと
比較すると、表面チャネル層５の濃度が１×１０15〜１
×１０17程度の高濃度にしてもよいことが異なるのみで
あり、その他の構成については同様であるため全体構成
についての図は省略する。
【００５４】まず、図２（ａ）〜図２（ｃ）に示す工程
を施す。これにより、表面チャネル層５が形成された状
態となる。次に、図３（ａ）に示すゲート酸化膜７を形
成する工程を以下のように行う。まず、ＲＣＡ洗浄を行
ったのち、１０００℃の水素雰囲気中で熱処理を行う。
そして、温度１１００℃で５時間パイロジェニック法等
によるウェット酸化を行い、さらに９５０℃に温度を変
えて、再びパイロジェニック法等によるウェット酸化を
３時間行う。これにより、ゲート酸化膜７が形成され
る。
を施す。これにより、表面チャネル層５が形成された状
態となる。次に、図３（ａ）に示すゲート酸化膜７を形
成する工程を以下のように行う。まず、ＲＣＡ洗浄を行
ったのち、１０００℃の水素雰囲気中で熱処理を行う。
そして、温度１１００℃で５時間パイロジェニック法等
によるウェット酸化を行い、さらに９５０℃に温度を変
えて、再びパイロジェニック法等によるウェット酸化を
３時間行う。これにより、ゲート酸化膜７が形成され
る。
【００５５】次に、水素雰囲気中で１２５０℃の熱処理
（高温アニール）を行う。この高温アニールによってゲ
ート酸化膜７中又はゲート酸化膜７と表面チャネル層５
との界面に介在する窒化珪素が分解される。これによ
り、ゲート酸化膜７と表面チャネル層５との界面におけ
る界面準位密度を小さくすることができると共に、固定
電荷密度を小さくすることができ、第１実施形態と同様
の効果が得られる。
（高温アニール）を行う。この高温アニールによってゲ
ート酸化膜７中又はゲート酸化膜７と表面チャネル層５
との界面に介在する窒化珪素が分解される。これによ
り、ゲート酸化膜７と表面チャネル層５との界面におけ
る界面準位密度を小さくすることができると共に、固定
電荷密度を小さくすることができ、第１実施形態と同様
の効果が得られる。
【００５６】なお、この後、図３（ｂ）、（ｃ）、図４
（ａ）〜（ｃ）に示す工程を経て本実施形態における縦
型パワーＭＯＳＦＥＴが完成する。 （第３実施形態）本実施形態では、第１、第２実施形態
とは異なる方法で上記箇所における窒化珪素が極めて少
なくなるようにしている。そのため、第１実施形態にお
いて図２〜図４で示した製造工程と同様である部分につ
いては、これらの図を参照して説明を行う。なお、本実
施形態における縦型パワーＭＯＳＦＥＴを図１に示すも
のと比較すると、表面チャネル層５の濃度を１×１０15
〜１×１０17程度の高濃度にしてもよいことが異なるの
みであり、その他の構成については同様であるため全体
構成についての図は省略する。
（ａ）〜（ｃ）に示す工程を経て本実施形態における縦
型パワーＭＯＳＦＥＴが完成する。 （第３実施形態）本実施形態では、第１、第２実施形態
とは異なる方法で上記箇所における窒化珪素が極めて少
なくなるようにしている。そのため、第１実施形態にお
いて図２〜図４で示した製造工程と同様である部分につ
いては、これらの図を参照して説明を行う。なお、本実
施形態における縦型パワーＭＯＳＦＥＴを図１に示すも
のと比較すると、表面チャネル層５の濃度を１×１０15
〜１×１０17程度の高濃度にしてもよいことが異なるの
みであり、その他の構成については同様であるため全体
構成についての図は省略する。
【００５７】まず、図２（ａ）〜図２（ｃ）に示す工程
を施す。これにより、表面チャネル層５が形成された状
態となる。次に、図３（ａ）に示すように、表面チャネ
ル層５の上にゲート酸化膜７を形成する。具体的には、
Ｈ2 ＋Ｏ2 雰囲気中にて、１０８０℃の熱処理を施すこ
とでゲート酸化膜７を形成する。この条件によると、ゲ
ート酸化膜７は約５０ｎｍの膜厚で形成される。
を施す。これにより、表面チャネル層５が形成された状
態となる。次に、図３（ａ）に示すように、表面チャネ
ル層５の上にゲート酸化膜７を形成する。具体的には、
Ｈ2 ＋Ｏ2 雰囲気中にて、１０８０℃の熱処理を施すこ
とでゲート酸化膜７を形成する。この条件によると、ゲ
ート酸化膜７は約５０ｎｍの膜厚で形成される。
【００５８】この後、再度、Ｈ2 ＋Ｏ2 雰囲気中にて、
９５０℃の低温による熱処理を行う。以下、この酸素を
含んだ雰囲気中で行う低温の熱処理を低温再酸化熱処理
という。尚、Ｈ2 とＯ2 との比率は任意である。この低
温再酸化熱処理によって、ＳｉＯ2 ／ＳｉＣ界面に形成
されたＣａｒｂｏｎ Ｃｌｕｓｔｅｒを低減させること
ができ、Ｃａｒｂｏｎ Ｃｌｕｓｔｅｒに起因するホー
ルトラップを低減することができる。
９５０℃の低温による熱処理を行う。以下、この酸素を
含んだ雰囲気中で行う低温の熱処理を低温再酸化熱処理
という。尚、Ｈ2 とＯ2 との比率は任意である。この低
温再酸化熱処理によって、ＳｉＯ2 ／ＳｉＣ界面に形成
されたＣａｒｂｏｎ Ｃｌｕｓｔｅｒを低減させること
ができ、Ｃａｒｂｏｎ Ｃｌｕｓｔｅｒに起因するホー
ルトラップを低減することができる。
【００５９】しかしながら、この低温再酸化熱処理を行
った後において、ゲート酸化膜７の内部、若しくはゲー
ト酸化膜７と表面チャネル層５の界面の電気特性を光照
射Ｃ−Ｖ測定により評価したところ、これらの領域に電
子トラップが形成されており、界面準位密度が大きくな
っていることが判った。例えば、図７に示されるよう
に、低温再酸化処理後においてはフラットバンドシフト
が大きくなっている。これは負電荷の固定電荷又は深い
準位の電子トラップが存在していることを意味してい
る。
った後において、ゲート酸化膜７の内部、若しくはゲー
ト酸化膜７と表面チャネル層５の界面の電気特性を光照
射Ｃ−Ｖ測定により評価したところ、これらの領域に電
子トラップが形成されており、界面準位密度が大きくな
っていることが判った。例えば、図７に示されるよう
に、低温再酸化処理後においてはフラットバンドシフト
が大きくなっている。これは負電荷の固定電荷又は深い
準位の電子トラップが存在していることを意味してい
る。
【００６０】また、図７に示されるように、Ｃ−Ｖ特性
がヒステリシス特性を有しており、光励起によりトラッ
プ可能な電子トラップ準位が存在している。このような
電子トラップは、ドーパントである窒素と珪素が結合し
た窒化珪素（Ｓｉ−Ｎ結合）により発生していると考え
られる。このため、引き続き酸素を含む雰囲気にて、１
０００℃以下、例えば低温再酸化処理と同等の温度であ
る９５０℃程度の熱処理を行う。この熱処理後における
ゲート酸化膜７の内部、若しくはゲート酸化膜７と表面
チャネル層５の界面の電気特性を光照射Ｃ−Ｖ測定によ
り評価した。その結果を図８に示す。
がヒステリシス特性を有しており、光励起によりトラッ
プ可能な電子トラップ準位が存在している。このような
電子トラップは、ドーパントである窒素と珪素が結合し
た窒化珪素（Ｓｉ−Ｎ結合）により発生していると考え
られる。このため、引き続き酸素を含む雰囲気にて、１
０００℃以下、例えば低温再酸化処理と同等の温度であ
る９５０℃程度の熱処理を行う。この熱処理後における
ゲート酸化膜７の内部、若しくはゲート酸化膜７と表面
チャネル層５の界面の電気特性を光照射Ｃ−Ｖ測定によ
り評価した。その結果を図８に示す。
【００６１】この図に示されるように、フラットバンド
シフトが２Ｖ以下に低減しており、ヒステリシス特性も
消滅している。このような結果が得られたのは、上記熱
処理により、Ｓｉ−Ｎ結合を構成するＳｉやＮと低温で
も活性である酸素とが反応してＮＯｘ、ＳｉＯｘになっ
てしまい、電子トラップが低減されたためであると考え
られる。
シフトが２Ｖ以下に低減しており、ヒステリシス特性も
消滅している。このような結果が得られたのは、上記熱
処理により、Ｓｉ−Ｎ結合を構成するＳｉやＮと低温で
も活性である酸素とが反応してＮＯｘ、ＳｉＯｘになっ
てしまい、電子トラップが低減されたためであると考え
られる。
【００６２】ここで、低温再酸化処理の後に行った熱処
理の雰囲気及び温度について説明する。電子トラップ低
減の為に、最適な温度及び最適な雰囲気についての検討
を行った。具体的には、Ｏ2 雰囲気下で温度を一定にし
た状態で１時間の熱処理を行い界面準位密度と、酸化膜
の膜厚の変化を調べた。
理の雰囲気及び温度について説明する。電子トラップ低
減の為に、最適な温度及び最適な雰囲気についての検討
を行った。具体的には、Ｏ2 雰囲気下で温度を一定にし
た状態で１時間の熱処理を行い界面準位密度と、酸化膜
の膜厚の変化を調べた。
【００６３】その結果、図９に示されるように、熱処理
温度を９５０℃程度とした場合において、界面準位密度
が最も低くなっていると共に、酸化膜の膜厚も他の熱処
理温度の時と比べて薄くなっている。なお、参考として
表の左隅の点ｒｅｆにおいて、仮に低温再酸化処理と同
条件で今回の熱処理を行った場合の結果を示す。尚、図
９中のｒｅｆ点における４００Å程度の膜厚は、実際に
行う低温度酸化処理後の膜厚を示すものであって、今回
の熱処理の条件では図９中の点線で示す膜厚となる。
温度を９５０℃程度とした場合において、界面準位密度
が最も低くなっていると共に、酸化膜の膜厚も他の熱処
理温度の時と比べて薄くなっている。なお、参考として
表の左隅の点ｒｅｆにおいて、仮に低温再酸化処理と同
条件で今回の熱処理を行った場合の結果を示す。尚、図
９中のｒｅｆ点における４００Å程度の膜厚は、実際に
行う低温度酸化処理後の膜厚を示すものであって、今回
の熱処理の条件では図９中の点線で示す膜厚となる。
【００６４】このため、酸化膜が形成される酸化レート
と界面準位密度とが密接に関係していると考えられ、酸
化レートが早ければ界面準位密度が大きくなり、酸化レ
ートが遅ければ界面準位密度が小さくなると想定され
る。つまり、酸化レートが遅くなれば、低温であっても
活性な酸素がＳｉ−Ｎ結合を構成するＳｉやＮと結合
し、Ｓｉ−Ｎ結合が分解されながら酸化膜の形成が進む
ため電子トラップが形成されないが、酸化レートが速く
なると、Ｓｉ−Ｎ結合が存在した状態のまま酸化膜の形
成が進んでしまうため、Ｓｉ−Ｎ結合による電子トラッ
プが形成されてしまうと考えられる。
と界面準位密度とが密接に関係していると考えられ、酸
化レートが早ければ界面準位密度が大きくなり、酸化レ
ートが遅ければ界面準位密度が小さくなると想定され
る。つまり、酸化レートが遅くなれば、低温であっても
活性な酸素がＳｉ−Ｎ結合を構成するＳｉやＮと結合
し、Ｓｉ−Ｎ結合が分解されながら酸化膜の形成が進む
ため電子トラップが形成されないが、酸化レートが速く
なると、Ｓｉ−Ｎ結合が存在した状態のまま酸化膜の形
成が進んでしまうため、Ｓｉ−Ｎ結合による電子トラッ
プが形成されてしまうと考えられる。
【００６５】例えば、先に行った低温再酸化処理で形成
される酸化膜について検討してみると、上述したよう
に、低温再酸化処理の時においてはＳｉ−Ｎ結合による
電子トラップが形成されていたことから、低温再酸化処
理における酸化膜の酸化レートでは電子トラップが形成
されると考えられる。この低温再酸化処理で形成される
酸化膜の酸化レートは０．８ｎｍ／ｈであり、この酸化
レートによる膜厚を図９中に点線で示すと、点線の酸化
レートに近づくほど界面準位密度が高くなっていること
から、この結果からも酸化レートが速くなれば電子トラ
ップが形成されるといえる。
される酸化膜について検討してみると、上述したよう
に、低温再酸化処理の時においてはＳｉ−Ｎ結合による
電子トラップが形成されていたことから、低温再酸化処
理における酸化膜の酸化レートでは電子トラップが形成
されると考えられる。この低温再酸化処理で形成される
酸化膜の酸化レートは０．８ｎｍ／ｈであり、この酸化
レートによる膜厚を図９中に点線で示すと、点線の酸化
レートに近づくほど界面準位密度が高くなっていること
から、この結果からも酸化レートが速くなれば電子トラ
ップが形成されるといえる。
【００６６】このように、低温再酸化処理の後に行った
熱処理により、ゲート酸化膜７の内部、若しくはゲート
酸化膜７と表面チャネル層５の界面における界面準位密
度を小さくすることができる。また、図９からも判るよ
うに、電子トラップ低減のための熱処理は比較的低温で
行うことができるため、第２実施形態と比べて低温の熱
処理で済ますことができる。
熱処理により、ゲート酸化膜７の内部、若しくはゲート
酸化膜７と表面チャネル層５の界面における界面準位密
度を小さくすることができる。また、図９からも判るよ
うに、電子トラップ低減のための熱処理は比較的低温で
行うことができるため、第２実施形態と比べて低温の熱
処理で済ますことができる。
【００６７】さらに、低温再酸化処理と電子トラップ低
減のための熱処理とを共に同程度の温度（本実施形態で
は９５０℃程度）で行うことができるため、雰囲気のガ
スを置換するのみで、低温再酸化処理後、直ちに電子ト
ラップ低減のための熱処理を行うことができ、製造工程
の簡略化を図ることができる。そして、低温再酸化処理
に比して電子トラップ低減のための熱処理の温度を高く
する必要がないため、昇温時に雰囲気ガスによって界面
準位密度の特性を変化させることもない。
減のための熱処理とを共に同程度の温度（本実施形態で
は９５０℃程度）で行うことができるため、雰囲気のガ
スを置換するのみで、低温再酸化処理後、直ちに電子ト
ラップ低減のための熱処理を行うことができ、製造工程
の簡略化を図ることができる。そして、低温再酸化処理
に比して電子トラップ低減のための熱処理の温度を高く
する必要がないため、昇温時に雰囲気ガスによって界面
準位密度の特性を変化させることもない。
【００６８】なお、本実施形態では電子トラップ低減の
ための熱処理を酸素が含まれる雰囲気で行っているが、
酸素の含有量は少なくても構わない。例えば、窒素：酸
素の比が１００：１となる雰囲気下で熱処理を行った場
合における酸化膜の膜厚と界面準位密度の関係を図１０
に示す。この図に示されるように、酸素の含有量が少な
くなっても界面準位密度を低減することができる。ただ
し、酸素の含有量等によって界面準位密度が低減される
最も効果的な熱処理温度が変化する場合があるため、酸
素の含有量等に合わせて熱処理温度を設定するのが好ま
しい。なお、熱処理の雰囲気としては上記した窒素の
他、不活性ガス（例えば、アルゴン）が含まれていても
良い。
ための熱処理を酸素が含まれる雰囲気で行っているが、
酸素の含有量は少なくても構わない。例えば、窒素：酸
素の比が１００：１となる雰囲気下で熱処理を行った場
合における酸化膜の膜厚と界面準位密度の関係を図１０
に示す。この図に示されるように、酸素の含有量が少な
くなっても界面準位密度を低減することができる。ただ
し、酸素の含有量等によって界面準位密度が低減される
最も効果的な熱処理温度が変化する場合があるため、酸
素の含有量等に合わせて熱処理温度を設定するのが好ま
しい。なお、熱処理の雰囲気としては上記した窒素の
他、不活性ガス（例えば、アルゴン）が含まれていても
良い。
【００６９】以上のことは、低温再酸化処理とその後の
熱処理を同じ温度で行うことが可能であることを示して
いる。特に、雰囲気はＨ2 を無くしたＯ2 とすることも
可能である。すなわち、酸化レートを低く抑えるように
すれば低温再酸化処理と熱処理とを分けることなく同時
に行うことができる。 （他の実施形態）上記第１、第２実施形態に示した縦型
パワーＭＯＳＦＥＴでは、表面チャネル層５をエピタキ
シャル成長によって形成したものを示したが、エピタキ
シャル成長ではなく、ｐ型ベース領域３ａ、３ｂに窒素
をイオン注入することで形成してもよい。
熱処理を同じ温度で行うことが可能であることを示して
いる。特に、雰囲気はＨ2 を無くしたＯ2 とすることも
可能である。すなわち、酸化レートを低く抑えるように
すれば低温再酸化処理と熱処理とを分けることなく同時
に行うことができる。 （他の実施形態）上記第１、第２実施形態に示した縦型
パワーＭＯＳＦＥＴでは、表面チャネル層５をエピタキ
シャル成長によって形成したものを示したが、エピタキ
シャル成長ではなく、ｐ型ベース領域３ａ、３ｂに窒素
をイオン注入することで形成してもよい。
【００７０】また、上記第１、第２実施形態では、プレ
ーナ型のＭＯＳＦＥＴにおいて本発明の一実施形態を適
用した場合を示したが、いわゆる溝ゲート型のＭＯＳＦ
ＥＴやラテラルＭＯＳＦＥＴに適用してもよい。図１１
に溝ゲート型のＭＯＳＦＥＴを示す。溝ゲート型のＭＯ
ＳＦＥＴには、例えばｎ+ 型半導体基板２１上に、ｎ-
型エピ層２２とｐ型ベース層２３とが積層されたものが
基板２４として用いられる。
ーナ型のＭＯＳＦＥＴにおいて本発明の一実施形態を適
用した場合を示したが、いわゆる溝ゲート型のＭＯＳＦ
ＥＴやラテラルＭＯＳＦＥＴに適用してもよい。図１１
に溝ゲート型のＭＯＳＦＥＴを示す。溝ゲート型のＭＯ
ＳＦＥＴには、例えばｎ+ 型半導体基板２１上に、ｎ-
型エピ層２２とｐ型ベース層２３とが積層されたものが
基板２４として用いられる。
【００７１】そして、この基板２４表面から、ｐ型ベー
ス層２３の表層部に位置するソース領域２５と共にｐ型
ベース層２３を貫通する溝２７が形成されており、この
溝２７の側面２７ａに表面チャネル層２８が形成されて
いる。また、溝２７内にゲート酸化膜２９を介してゲー
ト電極３０が形成されており、ゲート電極３０上には、
ソース領域２５及びｐ型ベース層２３に接続されるソー
ス電極３２が層間絶縁膜３１を介して形成されている。
さらに、基板２４の裏面側にはドレイン電極３３が備え
られている。
ス層２３の表層部に位置するソース領域２５と共にｐ型
ベース層２３を貫通する溝２７が形成されており、この
溝２７の側面２７ａに表面チャネル層２８が形成されて
いる。また、溝２７内にゲート酸化膜２９を介してゲー
ト電極３０が形成されており、ゲート電極３０上には、
ソース領域２５及びｐ型ベース層２３に接続されるソー
ス電極３２が層間絶縁膜３１を介して形成されている。
さらに、基板２４の裏面側にはドレイン電極３３が備え
られている。
【００７２】このような構成を有する溝ゲート型のＭＯ
ＳＦＥＴの場合には、第１実施形態と同様に、溝２７内
に形成されたゲート酸化膜２９の下部に配置される表面
チャネル層２８を低濃度で構成したり、第２実施形態と
同様に、ゲート酸化膜２９形成後に高温アニール処理を
施したりすることで、上記各実施形態と同様の効果が得
られる。
ＳＦＥＴの場合には、第１実施形態と同様に、溝２７内
に形成されたゲート酸化膜２９の下部に配置される表面
チャネル層２８を低濃度で構成したり、第２実施形態と
同様に、ゲート酸化膜２９形成後に高温アニール処理を
施したりすることで、上記各実施形態と同様の効果が得
られる。
【００７３】また、図１２にラテラルＭＯＳＦＥＴを示
す。ラテラルＭＯＳＦＥＴには、例えばｐ型半導体基板
１０１を基板として用いている。この基板１０１の所定
領域には、イオン注入等によって表面チャネル層１０２
が形成されており、この表面チャネル層１０２の両側に
はソース層１０３、ドレイン層１０４が形成されてい
る。また、表面チャネル層１０２上にはゲート酸化膜１
０５を介してゲート電極が備えられている。
す。ラテラルＭＯＳＦＥＴには、例えばｐ型半導体基板
１０１を基板として用いている。この基板１０１の所定
領域には、イオン注入等によって表面チャネル層１０２
が形成されており、この表面チャネル層１０２の両側に
はソース層１０３、ドレイン層１０４が形成されてい
る。また、表面チャネル層１０２上にはゲート酸化膜１
０５を介してゲート電極が備えられている。
【００７４】このように構成されたラテラルＭＯＳＦＥ
Ｔの場合においても、第１実施形態と同様に、ゲート酸
化膜１０５の下部に配置される表面チャネル層１０２を
低濃度で構成したり、第２実施形態と同様に、ゲート酸
化膜１０５形成後に高温アニール処理を施したりするこ
とで、上記各実施形態と同様の効果が得られる。また、
上記第２実施形態では、炭化窒素を分解するための高温
アニール処理を水素雰囲気で行ったが、酸素雰囲気やＡ
ｒ等の不活性ガス雰囲気で行っても同様の効果が得られ
る。
Ｔの場合においても、第１実施形態と同様に、ゲート酸
化膜１０５の下部に配置される表面チャネル層１０２を
低濃度で構成したり、第２実施形態と同様に、ゲート酸
化膜１０５形成後に高温アニール処理を施したりするこ
とで、上記各実施形態と同様の効果が得られる。また、
上記第２実施形態では、炭化窒素を分解するための高温
アニール処理を水素雰囲気で行ったが、酸素雰囲気やＡ
ｒ等の不活性ガス雰囲気で行っても同様の効果が得られ
る。
【００７５】さらに、上記第１、第２実施形態では、表
面チャネル層５をチャネル領域とする蓄積型チャネルの
炭化珪素半導体装置を例に挙げて説明したが、ｎ型の半
導体層をｐ型に反転させてチャネル領域とする反転型チ
ャネルの炭化珪素半導体装置において、第１実施形態と
同様に、チャネル領域を構成するｎ型の半導体層を低濃
度で構成したり、第２実施形態と同様に、ゲート酸化膜
形成後に高温アニール処理を施したりすることで、上記
各実施形態と同様の効果が得られる。
面チャネル層５をチャネル領域とする蓄積型チャネルの
炭化珪素半導体装置を例に挙げて説明したが、ｎ型の半
導体層をｐ型に反転させてチャネル領域とする反転型チ
ャネルの炭化珪素半導体装置において、第１実施形態と
同様に、チャネル領域を構成するｎ型の半導体層を低濃
度で構成したり、第２実施形態と同様に、ゲート酸化膜
形成後に高温アニール処理を施したりすることで、上記
各実施形態と同様の効果が得られる。
【図１】本発明の第１実施形態における縦型パワーＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】エピタキシャル成長を行う時に使用する成長装
置の模式図である。
置の模式図である。
【図６】窒素のドーピング濃度とフラットバンドシフト
との関係を示す図である。
との関係を示す図である。
【図７】本発明の第３実施形態において低温再酸化処理
後における電子トラップの存在を説明するための図であ
る。
後における電子トラップの存在を説明するための図であ
る。
【図８】低温再酸化処理後の熱処理を行った後における
光照射Ｃ−Ｖ測定結果を示す図である。
光照射Ｃ−Ｖ測定結果を示す図である。
【図９】酸素雰囲気下で熱処理を行った場合における酸
化膜の膜厚と界面準位密度の関係を示す図である。
化膜の膜厚と界面準位密度の関係を示す図である。
【図１０】酸素と窒素の含有率が１：１００となる雰囲
気で熱処理を行った場合における酸化膜の膜厚と界面準
位密度の関係を示す図である。
気で熱処理を行った場合における酸化膜の膜厚と界面準
位密度の関係を示す図である。
【図１１】他の実施形態にかかる溝ゲート型ＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図１２】他の実施形態にかかるラテラルＭＯＳＦＥＴ
の断面図である。
の断面図である。
【図１３】本出願人が先に出願した縦型パワーＭＯＳＦ
ＥＴの構成を示す断面図である。
ＥＴの構成を示す断面図である。
【図１４】図１３に示す縦型パワーＭＯＳＦＥＴのＣ−
Ｖ特性を示す図である。
Ｖ特性を示す図である。
【図１５】図１３に示す縦型パワーＭＯＳＦＥＴのＸＰ
Ｓ測定結果を示す図である。
Ｓ測定結果を示す図である。
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３ａ、３ｂ
…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型
層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート酸化膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１
…ドレイン電極。
…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型
層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート酸化膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１
…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 邦彦 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 天野 伸治 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内
Claims (21)
- 【請求項１】 主表面及び主表面と反対面である裏面を
有し、炭化珪素よりなるｎ型の半導体基板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなるｎ型の半導体層（２）
と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有するｐ型のベース領域（３ａ、３ｂ）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅いｎ型のソース領域（４ａ、４
ｂ）と、 前記ベース領域の表面部及び前記半導体層の表面部にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなるｎ型の表面チャネル層
（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板に形成されたドレイン電極（１１）とを
備え、 前記表面チャネル層は、窒素がドーピングされて形成さ
れており、該窒素のドーピング濃度が１×１０15ｃｍ-3
以下となっていることを特徴とする炭化珪素半導体装
置。 - 【請求項２】 ｐ型の炭化珪素よりなる半導体層（３
ａ、３ｂ、２３、１０１）と、 前記半導体層上に形成されたｎ型の表面チャネル層
（５、２８、１０２）と、 前記表面チャネル層の表面に形成されたゲート酸化膜
（７、２９、１０５）と、 前記ゲート酸化膜を介して前記表面チャネル層上に形成
されたゲート電極（８、３０、１０６）と、 前記表面チャネル層をチャネル領域として、このチャネ
ル領域の両側に位置するｎ型の第１、第２の半導体領域
（２、４ａ、４ｂ、２２、２５、１０３、１０４）とを
備え、前記ゲート電極への電圧の印加によって前記チャ
ネル領域に流す電流を制御する炭化珪素半導体装置であ
って、 前記表面チャネル層は、窒素がドーピングされて形成さ
れており、該窒素のドーピング濃度が１×１０15ｃｍ-3
以下となっていることを特徴とする炭化珪素半導体装
置。 - 【請求項３】 ｎ型の炭化珪素よりなる半導体層と、 前記半導体層の表面に形成されたゲート酸化膜と、 前記ゲート酸化膜を介して前記半導体層上に形成された
ゲート電極と、 前記半導体層のうち、前記ゲート電極の下部に位置する
領域をチャネル領域として、このチャネル領域の両側に
位置するｐ型の第１、第２の半導体領域とを備え、前記
ゲート電極への電圧の印加によって前記チャネル領域に
流す電流を制御する炭化珪素半導体装置において、 前記半導体層は、窒素がドーピングされて形成されてお
り、該窒素のドーピング濃度が１×１０15ｃｍ-3以下と
なっていることを特徴とする炭化珪素半導体装置。 - 【請求項４】 ｎ型の炭化珪素よりなる半導体基板
（１）上に、この半導体基板よりも高抵抗な炭化珪素よ
りなるｎ型の半導体層（２）を形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
ｐ型のベース領域（３ａ、３ｂ）を形成する工程と、 前記半導体層及び前記ベース領域の上部にｎ型の表面チ
ャネル層（５）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記表面チャネ
ル層に接すると共に該ベース領域の深さよりも浅いｎ型
のソース領域（４ａ、４ｂ）を形成する工程と、 少なくとも前記表面チャネル層上にゲート酸化膜（７）
を形成する工程と、 前記表面チャネル層上における前記ゲート酸化膜上にゲ
ート電極（８）を形成する工程と、 前記ソース領域及び前記ソース領域に接触するようにソ
ース電極（１０）を形成する工程と、 前記半導体基板にドレイン電極（１１）を形成する工程
とを備えた炭化珪素半導体装置の製造方法であって、 前記ゲート酸化膜を形成する工程は、該ゲート酸化膜を
形成した後に、１２００℃以上の温度による高温アニー
ル処理を施す工程を含んでいることを特徴とする炭化珪
素半導体装置の製造方法。 - 【請求項５】 前記ゲート酸化膜を形成する工程は、該
ゲート酸化膜を１２００℃以下の熱処理によって形成す
る工程を含むことを特徴とする請求項４に記載の炭化珪
素半導体装置の製造方法。 - 【請求項６】 前記高温アニール処理を施す工程は、水
素雰囲気で行うことを特徴とする請求項４又は５に記載
の炭化珪素半導体装置の製造方法。 - 【請求項７】 前記高温アニール処理を施す工程は、酸
素雰囲気で行うことを特徴とする請求項４又は５に記載
の炭化珪素半導体装置。 - 【請求項８】 前記高温アニール処理を施す工程は、不
活性ガス雰囲気で行うことを特徴とする請求項４又は５
に記載の炭化珪素半導体装置。 - 【請求項９】 前記高温アニール処理を施す工程は、水
素、酸素、不活性ガスのいずれかからなる混合雰囲気で
行うことを特徴とする請求項４又は５に記載の炭化珪素
半導体装置。 - 【請求項１０】 ｐ型の炭化珪素よりなる半導体層（３
ａ、３ｂ、２３、１０１）と、 前記半導体層上に形成されたｎ型の表面チャネル層
（５、２８、１０２）と、 前記表面チャネル層の表面に形成されたゲート酸化膜
（７、２９、１０５）と、 前記ゲート酸化膜を介して前記表面チャネル上に形成さ
れたゲート電極（８、３０、１０６）と、 前記表面チャネル層をチャネル領域として、このチャネ
ル領域の両側に位置するｎ型の第１、第２の半導体領域
（２、４ａ、４ｂ、２２、２５、１０３、１０４）とを
備え、前記ゲート電極への電圧の印加によって前記チャ
ネル領域に流す電流を制御する炭化珪素半導体装置の製
造方法であって、 前記ゲート酸化膜を熱酸化によって形成する工程を有し
ており、 このゲート酸化膜を形成する工程は、該ゲート酸化膜を
形成した後に、１２００℃以上の温度による高温アニー
ル処理を施す工程を含んでいることを特徴とする炭化珪
素半導体装置の製造方法。 - 【請求項１１】 ｎ型の炭化珪素よりなる半導体層と、 前記半導体層の表面に形成されたゲート酸化膜と、 前記ゲート酸化膜を介して前記半導体層上に形成された
ゲート電極と、 前記半導体層のうち、前記ゲート電極の下部に位置する
領域をチャネル領域として、このチャネル領域の両側に
位置するｐ型の第１、第２の半導体領域とを備え、前記
ゲート電極への電圧の印加によって前記チャネル領域に
流す電流を制御する炭化珪素半導体装置の製造方法にお
いて、 前記ゲート酸化膜を熱酸化によって形成する工程を有し
ており、 このゲート酸化膜を形成する工程は、該ゲート酸化膜を
形成した後に、１２００℃以上の温度による高温アニー
ル処理を施す工程を含んでいることを特徴とする炭化珪
素半導体装置の製造方法。 - 【請求項１２】 ｎ型の炭化珪素よりなる半導体基板
（１）上に、この半導体基板よりも高抵抗な炭化珪素よ
りなるｎ型の半導体層（２）を形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
ｐ型のベース領域（３ａ、３ｂ）を形成する工程と、 前記半導体層及び前記ベース領域の上部にｎ型の表面チ
ャネル層（５）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記表面チャネ
ル層に接すると共に該ベース領域の深さよりも浅いｎ型
のソース領域（４ａ、４ｂ）を形成する工程と、 少なくとも前記表面チャネル層上にゲート酸化膜（７）
を形成する工程と、 前記表面チャネル層上における前記ゲート酸化膜上にゲ
ート電極（８）を形成する工程と、 前記ソース領域及び前記ソース領域に接触するようにソ
ース電極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備えた炭化珪素半導体装置の製造方法であ
って、 前記ゲート酸化膜を形成する工程は、 前記表面チャネル層の表層部を熱酸化して前記ゲート酸
化膜を形成する工程と、 酸化雰囲気中において、前記熱酸化の温度よりも低温な
状態で再酸化処理を行う工程と、 前記再酸化処理後に、該再酸化処理時の酸化レートより
も遅い酸化レートとなる熱処理を行う工程と、を含んで
いることを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項１３】 前記再酸化処理後の熱処理工程は、酸
素雰囲気若しくは酸素を含む不活性ガス雰囲気中で行う
ことを特徴とする請求項１２に記載の炭化珪素半導体装
置の製造方法。 - 【請求項１４】 前記再酸化処理後の熱処理工程では、
酸化レートが０．８ｎｍ／ｈ以下となるようにしている
ことを特徴とする請求項１２又は１３に記載の炭化珪素
半導体装置の製造方法。 - 【請求項１５】 前記再酸化処理の温度と、前記再酸化
処理後の熱処理の温度とを同等にしていることを特徴と
する請求項１２乃至１４のいずれか１つに記載の炭化珪
素半導体装置の製造方法。 - 【請求項１６】 ｎ型の炭化珪素よりなる半導体基板
（１）上に、この半導体基板よりも高抵抗な炭化珪素よ
りなるｎ型の半導体層（４）を形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
Ｐ型のベース領域（３ａ、３ｂ）を形成する工程と、 前記半導体層及び前記ベース領域の上部にｎ型の表面チ
ャネル層（５）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記表面チャネ
ル層に接すると共に該ベース領域の深さよりも浅いｎ型
のソース領域（４ａ、４ｂ）を形成する工程と、 少なくとも前記表面チャネル層上にゲート酸化膜（７）
を形成する工程と、 前記表面チャネル層上における前記ゲート酸化膜上にゲ
ート電極（８）を形成する工程と、 前記ソース領域及び前記ソース領域に接するようにソー
ス電極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備えた炭化珪素半導体装置の製造方法であ
って、 前記ゲート酸化膜を形成する工程は、 前記表面チャネル層の表層部を熱酸化して前記ゲート酸
化膜を形成する工程と、 酸化雰囲気中において、前記熱酸化の温度よりも低温な
状態で再酸化処理を行う工程と、 所定の酸化レートの酸化雰囲気中において熱処理を行う
工程とをを備え、前記再酸化処理を行う工程と、前記熱
処理を行う工程との雰囲気が同じであることを特徴とす
る炭化珪素半導体装置の製造方法。 - 【請求項１７】 前記再酸化処理を行う工程と、前記熱
処理を行う工程との雰囲気がドライ酸化雰囲気であるこ
とを特徴とする請求項１６に記載の炭化珪素半導体装置
の製造方法。 - 【請求項１８】 前記再酸化処理を行う工程と、前記熱
処理を行う工程との処理温度が同じであることを特徴と
する請求項１６又は１７に記載の炭化珪素半導体装置の
製造方法。 - 【請求項１９】 前記再酸化処理を行う工程と、前記熱
処理を行う工程とを同時に行うことを特徴とする請求項
１６乃至１８のいずれか１つに記載の炭化珪素半導体装
置の製造方法。 - 【請求項２０】 ｎ型の炭化珪素よりなる半導体基板
（１）上に、この半導体基板よりも高抵抗な炭化珪素よ
りなるｎ型の半導体層（４）を形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
Ｐ型のベース領域（３ａ、３ｂ）を形成する工程と、 前記半導体層及び前記ベース領域の上部にｎ型の表面チ
ャネル層（５）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記表面チャネ
ル層に接すると共に該ベース領域の深さよりも浅いｎ型
のソース領域（４ａ、４ｂ）を形成する工程と、 少なくとも前記表面チャネル層上にゲート酸化膜（７）
を形成する工程と、 前記表面チャネル層上における前記ゲート酸化膜上にゲ
ート電極（８）を形成する工程と、 前記ソース領域及び前記ソース領域に接するようにソー
ス電極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備えた炭化珪素半導体装置の製造方法であ
って、 前記ゲート酸化膜を形成する工程は、 前記表面チャネル層の表層部を熱酸化して前記ゲート酸
化膜を形成する工程と、 酸化雰囲気中において、前記熱酸化の温度よりも低温な
状態であって、かつ前記熱酸化よりも酸化レートの遅い
熱処理を行う工程とを有する特徴とする炭化珪素半導体
装置の製造方法。 - 【請求項２１】 前記熱処理を行う工程がドライ酸化雰
囲気であることを特徴とする請求項１２又は請求項２０
に記載の炭化珪素半導体装置の製造方法。
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- 1999-05-20 JP JP14068199A patent/JP4296633B2/ja not_active Expired - Fee Related
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