JP2002329729A - 炭化珪素半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 チャネル領域に伸びる空乏層幅を十分に縮め
られるようにし、チャネル抵抗低減を図る。 【解決手段】 第２ゲート領域７をチャネル層の上にヘ
テロエピタキシャル成長によって形成したＡｌ_XＧａ
_(1-X)Ｎで構成する。このような構成とすれば、第２ゲ
ート領域７をＳｉＣで構成した場合と比べると、バンド
オフセットが大きくなる分、すなわち０．３〜０．８Ｖ
の範囲でゲート制御電圧を大きくすることが可能とな
る。従って、第１、第２ゲート領域３、７から伸びる空
乏層幅を十分に縮めることができ、チャネル幅を十分に
とることができるため、チャネル抵抗低減を十分に図る
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素（以下、
ＳｉＣという）半導体装置及びその製造方法に関するも
ので、特にＪ−ＦＥＴに適用して好適である。

【０００２】

【従来の技術】図９に、パワー素子として用いられるＳ
ｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥＴ
の断面構成を示す。図９に示されるように、ｎチャネル
型のＪ−ＦＥＴは、ＳｉＣからなるｎ⁺型基板Ｊ１の上
にｎ^-型エピ層Ｊ２を成長させた基板を用いて形成され
る。ｎ^-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領
域Ｊ３がイオン注入によって形成されている。そして、
第１ベース領域Ｊ３上を含み、ｎ^-型エピ層Ｊ２の上に
チャネル層Ｊ４が形成されている。そして、このチャネ
ル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置す
る領域にｎ⁺型ソース領域Ｊ５が形成されている。ま
た、第１ゲート領域Ｊ３のうちｎ⁺型ソース領域Ｊ５よ
りも突き出すように延設された部分とオーバラップする
ように、チャネル層Ｊ４の表面にはエピタキシャル成長
によるｐ型の第２ゲート領域Ｊ６が形成されている。そ
して、第１、第２ゲート領域Ｊ３、Ｊ６と接するように
第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共
に、ｎ⁺型ソース領域Ｊ５と接するようにソース電極Ｊ
９が形成され、さらに、ｎ⁺型基板Ｊ１と接するように
ドレイン電極Ｊ１０が形成されて図９に示すＪ−ＦＥＴ
が構成されている。

【０００３】このような構成のＪ−ＦＥＴをノーマリオ
フ型とする場合には、第１、第２ゲート電極Ｊ７、Ｊ８
に対して電圧を印加していない際に、第１、第２ゲート
領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏
層によってチャネル層Ｊ４がピンチオフされるように設
計する。そして、第１、第２ゲート領域Ｊ３、Ｊ６から
伸びる空乏層幅を制御することでチャネルを形成し、チ
ャネルを通じてソース−ドレイン間に電流を流すことで
動作するようになっている。

【０００４】

【発明が解決しようとする課題】上記従来のノーマリオ
フ型のＪ−ＦＥＴでは、第２ゲート領域Ｊ６、ｎ⁺型ソ
ース領域Ｊ５および第１ゲート領域Ｊ３によって形成さ
れる寄生ＰＮＰバイポーラトランジスタが動作してしま
うことを防ぐために、各ゲートによるスイッチング動作
はＰＮジャンクションでのビルトインポテンシャル
（２．８Ｖ）で制御することが限界である。

【０００５】しかし現状では、イオン注入によって形成
される第１ゲート領域Ｊ３とチャネル層Ｊ４とのＰＮジ
ャンクションでの欠陥あるいは再結合により、第１ゲー
ト領域Ｊ３からホールが発生し、バイポーラトランジス
タが動作してしまうことになる。このため、上記したＳ
ｉＣの理論限界であるＰＮジャンクションのビルトイン
ポテンシャル（２．８Ｖ）までの使用ができなかった。
また、第２ゲート領域Ｊ６とチャネル層Ｊ４とのＰＮジ
ャンクションでの再結合によってもリーク電流が発生す
る。この場合にも第２ゲート領域Ｊ６からホールが発生
し、バイポーラトランジスタが動作してしまう。

【０００６】このように、第１、第２ゲート領域Ｊ３、
Ｊ６の電圧を高くできなかったことから、第１、第２ゲ
ート領域Ｊ３、Ｊ６から伸びる空乏層幅を十分に縮める
ことができず、チャネル抵抗低減が十分に行えなかっ
た。

【０００７】本発明は上記点に鑑みて、チャネル抵抗低
減を図れる炭化珪素半導体装置及びその製造方法を提供
することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、第２ゲート領域は、チ
ャネル層の上にヘテロエピタキシャル成長によって形成
されたＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝０〜１）で構成されてい
ることを特徴としている。例えば、請求項４に示すよう
に、第２ゲート領域をＡｌＮ、ＧａＮ、Ａｌ_0.5Ｇａ_0.5
Ｎのいずれかで構成する。

【０００９】このような構成とすることで、第２ゲート
領域をＳｉＣで構成した場合と比べると、バンドオフセ
ットが大きくなる分、すなわち０．３〜０．８Ｖの範囲
でゲート制御電圧を大きくすることが可能となる。この
ため、第１、第２ゲート領域から伸びる空乏層幅を十分
に縮めることができ、チャネル幅を十分にとることがで
きるため、チャネル抵抗低減を十分に図ることができ
る。

【００１０】請求項２に記載の発明は、トレンチゲート
型の炭化珪素半導体装置に対して、請求項１に記載の構
成を適用したものである。このようなトレンチゲート型
の炭化珪素半導体においても、請求項１と同様の効果を
得ることができる。

【００１１】請求項５に記載の発明では、チャネル層に
おける第１導電型不純物の濃度が半導体層における第１
導電型不純物の濃度よりも低くなるようにすることを特
徴とする。このような構成とすることで、炭化珪素半導
体装置をノーマリオフ型にし易くすることができる。

【００１２】請求項６乃至８に記載の発明は、請求項１
乃至５に記載の炭化珪素半導体装置の製造方法に関す
る。これらの製造方法により、請求項１乃至５に記載の
炭化珪素半導体装置を製造することが可能である。

【００１３】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００１４】

【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態における炭化珪素半導体装置として、ダ
ブルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面
構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成に
ついての説明を行う。

【００１５】図１は、Ｊ−ＦＥＴは１セル分の断面構成
を示したものである。炭化珪素からなるｎ⁺型基板１は
上面を主表面とし、主表面の反対面である下面を裏面と
している。このｎ⁺型基板１の主表面上には、基板１よ
りも低いドーパント濃度を有する炭化珪素からなるｎ^-
型エピ層２がエピタキシャル成長されている。

【００１６】ｎ^-型エピ層２の表層部における所定領域
には、紙面左右において略対称にｐ⁺型層からなる第１
ゲート領域３が形成されていると共に、第１ゲート領域
３上を含み、ｎ^-型エピ層２の表面にはｎ^-型層で構成さ
れたチャネル層５がエピタキシャル成長されている。第
１ゲート領域３は、領域３ａ、３ｂにおいて部分的にチ
ャネル層４側に突出した構成となっており、これらの領
域３ａ、３ｂによってチャネル領域が設定されるように
なっている。以下、この部分をチャネル設定領域とい
う。

【００１７】また、チャネル層５の表層部のうち第１ゲ
ート領域３の上に位置する領域にはｎ⁺型ソース領域６
が形成されており、また、チャネル層５の表面上におい
て、少なくとも第１ゲート領域３の上に位置する部位に
はｐ⁺型層からなる第２ゲート領域７が形成されてい
る。この第２ゲート領域７は、Ａｌ_XＧａ_(1-X)Ｎ（Ｘ＝
０〜１）で構成されている。すなわち、Ａｌ_XＧａ_(1-X)
Ｎからなる第２ゲート領域７とＳｉＣからなるチャネル
層５によってヘテロＰＮジャンクションを形成した構成
となっている。

【００１８】また、チャネル層５には、ｎ⁺型ソース領
域６の表面部や第１ゲート領域３の表面部まで達する凹
部８が形成されている。この凹部８の内には、ｎ⁺型ソ
ース領域６に電気的に接続されたソース電極９が形成さ
れていると共に、第１ゲート領域３に電気的に接続され
た第１ゲート電極１０が形成された構成となっている。
そして、第２ゲート領域７の上層部には、第２ゲート領
域７の電位を制御するための第２ゲート電極１１が形成
され、ソース電極９、第１、第２ゲート電極１０、１１
それぞれがパッシベーション膜１２によって絶縁分離さ
れた状態となっている。

【００１９】さらに、ｎ⁺型基板１の裏面側には、ｎ⁺型
基板１と電気的に接続されたドレイン電極１３が形成さ
れている。このようにして、本実施形態におけるＪ−Ｆ
ＥＴが構成されている。

【００２０】以上のように構成されたＪ−ＦＥＴは、ノ
ーマリオフ型で動作するように構成されている。すなわ
ち、第１、第２ゲート電極１０、１１に電圧を印加して
いない時には、チャネル層５が第１ゲート領域３のチャ
ネル設定領域３ａ、３ｂから伸びる空乏層と第２ゲート
領域７から伸びる空乏層とによってピンチオフされる。
そして、第１、第２ゲート電極１０、１１に所望の電圧
を印加すると、第１、第２ゲート領域３、７からの空乏
層の伸び量が小さくなり、チャネルが形成されて、ソー
ス電極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-型エ
ピ層２→ｎ⁺型基板１→ドレイン電極１３の順で電流が
流れるようになっている。

【００２１】このようなＪ−ＦＥＴにおいては、第２ゲ
ート領域７をＡｌ_XＧａ_(1-X)Ｎで構成することにより、
第２ゲート領域７及びチャネル層５によってヘテロＰＮ
ジャンクションを形成した構成となっている。このよう
なヘテロＰＮジャンクションによると、バンドギャップ
の状態が図２のように表されることになる。図２（ａ）
は第２ゲート領域７をＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝０．５）
で構成した場合の様子、図２（ｂ）は第２ゲート領域７
をＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝１）、すなわちＡｌＮで構成
した場合の様子を示している。

【００２２】図２（ａ）に示されるように、第２ゲート
領域７をＡｌ_0.5Ｇａ_0.5Ｎで構成した場合には、ＳｉＣ
からなるチャネル層５とＡｌ_0.5Ｇａ_0.5Ｎからなる第２
ゲート領域７のそれぞれの価電子帯におけるバンドオフ
セットΔＥｖが０．５Ｖとなる。また、図２（ｂ）に示
されるように、第２ゲート領域７をＡｌＮで構成した場
合には、ＳｉＣからなるチャネル層５とＡｌＮからなる
第２ゲート領域７のそれぞれの価電子帯におけるバンド
オフセットΔＥｖが０．８Ｖとなる。また、図示してい
ないが、第２ゲート領域７を構成するＡｌ_XＧａ_(1-X)Ｎ
におけるＸの値を０とした場合、つまりＧａＮの場合に
は、バンドオフセットΔＥｖが０．３Ｖとなる。

【００２３】これらから判るように、第２ゲート領域７
をＳｉＣで構成した場合（従来構造）と比べると、バン
ドオフセットが大きくなる分、すなわち０．３〜０．８
Ｖの範囲でゲート制御電圧を大きくすることが可能とな
る。

【００２４】以上説明したように、第２ゲート領域７を
Ａｌ_XＧａ_(1-X)Ｎで構成することにより、ゲート制御電
圧を大きくすることができる。このため、本実施形態に
示すＪ−ＦＥＴでは第１、第２ゲート領域３、７から伸
びる空乏層幅を十分に縮めることができ、チャネル幅を
十分にとることができるため、チャネル抵抗低減を十分
に図ることができる。

【００２５】次に、図１に示すＪ−ＦＥＴの製造工程を
図３〜図６を用いて説明する。

【００２６】〔図３（ａ）に示す工程〕まず、ｎ型４
Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ⁺
型基板１を用意する。例えば、ｎ⁺型基板１として、厚
さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、
（１１−２０）ａ面のものを用意する。そして、この基
板１の主表面に厚さ５μｍのｎ^-型エピ層２をエピタキ
シャル成長させる。この場合、ｎ^-型エピ層２は下地の
基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又
は１５Ｒ−ＳｉＣ層となる。

【００２７】〔図３（ｂ）に示す工程〕ｎ^-型エピ層２
の上の所定領域にＬＴＯ（Low Temperature Oxide）膜
２０を配置したのち、フォトリソグラフィによってＬＴ
Ｏ膜２０をパターニングして所定領域を開口させる。そ
して、ＬＴＯ膜２０をマスクとしてイオン注入を行う。
具体的には、第１ゲート領域３を形成する予定位置にｐ
型不純物としてボロンをイオン注入する。また、このと
き、必要に応じて第１ゲート領域３を形成する予定位置
の表面にコンタクト用にアルミニウムをイオン注入して
も良い。

【００２８】この後、熱処理を施すことで注入されたイ
オンを活性化させ、第１ゲート領域３を形成する。な
お、この第１ゲート領域３の形成に際し、あまりｐ型不
純物を熱拡散させたくない場合には、熱拡散しにくいＡ
ｌを用いるか、もしくはボロンに対して炭素を一定割合
（好ましくはボロン：炭素＝１：１０）注入することで
熱拡散し難くするとよい。

【００２９】〔図３（ｃ）に示す工程〕ＬＴＯ膜２０を
除去したのち、第１ゲート領域３上を含むｎ^-型エピ層
２の上に、エピタキシャル成長によってｎ^-型層からな
るチャネル層５を形成する。このとき、よりノーマリオ
フ型のＪ−ＦＥＴとし易くするために、チャネル層５の
不純物濃度をｎ^-型エピ層２よりも低濃度とすると良
い。

【００３０】〔図４（ａ）に示す工程〕チャネル層５の
表面に第１のマスク材となるＬＴＯ膜２１を成膜したの
ち、フォトリソグラフィによってＬＴＯ膜２１をパター
ニングし、ｎ⁺型ソース領域６の形成予定位置および第
２ゲート領域７のうちのチャネル設定領域７ａ、７ｂの
形成予定位置と対向する部位においてＬＴＯ膜２１に開
口部を形成する。

【００３１】〔図４（ｂ）に示す工程〕ＬＴＯ膜２１上
を含み、チャネル層５の上に第２のマスク材となるポリ
シリコン膜２２を積層したのち、フォトリソグラフィに
よってポリシリコン膜２２をパターニングし、ＬＴＯ膜
２１に形成された開口部のうちｎ⁺型ソース領域６の形
成予定位置に形成された部分をポリシリコン膜２２で覆
う。

【００３２】そして、ＬＴＯ膜２１及びポリシリコン膜
２２をマスクとしたイオン注入を行う。具体的には、ｐ
型不純物であるボロン又はアルミニウムをイオン注入す
る。これにより、チャネル設定領域３ａ、３ｂの形成予
定位置にｐ型不純物が注入される。この後、熱処理によ
ってｐ型不純物を活性化させることでチャネル設定領域
３ａ、３ｂを形成する。なお、このチャネル設定領域３
ａ、３ｂの形成に際しても、あまりｐ型不純物を熱拡散
させたくない場合には、熱拡散しにくいＡｌを用いる
か、もしくはボロンに対して炭素を一定割合（好ましく
はボロン：炭素＝１：１０）注入することで熱拡散し難
くするとよい。

【００３３】〔図４（ｃ）に示す工程〕ポリシリコン膜
２２を除去したのち、再び、第３のマスク材となるポリ
シリコン膜２３を積層する。そして、フォトリソグラフ
ィによってポリシリコン膜２３をパターニングし、ＬＴ
Ｏ膜２１に形成された開口部のうちチャネル設定領域３
ａ、３ｂの形成予定位置に形成れた部分をポリシリコン
膜２３で覆う。

【００３４】そして、ＬＴＯ膜２１及びポリシリコン膜
２３をマスクとしたイオン注入を行う。具体的には、ｎ
型不純物である窒素又はリンをイオン注入する。これに
より、ｎ⁺型ソース領域６を形成する予定位置にｎ型不
純物が注入される。この後、例えば１６００〜１７００
℃での熱処理によってｎ型不純物を活性化させることで
ｎ⁺型ソース領域６を形成する。

【００３５】なお、図３（ｂ）に示す工程と本工程とは
順番を入れ替えても良く、また、各工程における熱処理
による不純物の活性化を同時に行うようにしても良い。

【００３６】〔図５（ａ）に示す工程〕ポリシリコン膜
２３及びＬＴＯ膜２１を除去した後、ｎ⁺型ソース領域
６及びチャネル層５の表面上に、例えば１１００〜１２
００℃の温度下でｐ型不純物（例えばＭａ（マグネシウ
ム））を含んだＡｌ_XＧａ_(1-X)Ｎをヘテロエピタキシャ
ル成長させることで第２ゲート領域７を形成する。

【００３７】〔図５（ｂ）に示す工程〕第２ゲート領域
７の表面にＬＴＯ膜２４を成膜したのち、フォトリソグ
ラフィによってＬＴＯ膜２４をパターニングすること
で、ｎ⁺型ソース領域６上においてＬＴＯ膜２４に開口
部を形成する。その後、ＬＴＯ膜２４をマスクとしたエ
ッチング、例えば反応性イオンエッチング（ＲＩＥ）を
施すことで、ｎ⁺型ソース領域６の表面を露出させる。

【００３８】〔図５（ｃ）に示す工程〕ＬＴＯ膜２４を
除去したのち、再びＬＴＯ膜２５を成膜し、フォトリソ
グラフィによってＬＴＯ膜２５をパターニングする。こ
れにより、ｎ⁺型ソース領域６上の所定領域においてＬ
ＴＯ膜２５に開口部を形成する。その後、ＬＴＯ膜２５
をマスクとしたエッチング、例えば反応性イオンエッチ
ングを施すことで、ｎ⁺型ソース領域６を貫通し、第１
ゲート領域３に達する凹部８を形成する。

【００３９】〔図６（ａ）、（ｂ）に示す工程〕ＬＴＯ
膜２５を除去した後、図６（ａ）に示すように、凹部８
内を含む基板表面側に層間絶縁膜１２を形成する。そし
て、図６（ｂ）に示すように、層間絶縁膜１２をパター
ニングすることで第１、第２ゲート領域３、７やｎ⁺型
ソース領域６と連通するコンタクトホールを形成したの
ち、層間絶縁膜１２上に電極層を成膜し、さらに電極層
をパターニングすることでソース電極９および第１、第
２ゲート電極１０、１１を形成する。最後に、基板裏面
側にドレイン電極１３を形成することで図１に示すＪ−
ＦＥＴが完成する。

【００４０】（第２実施形態）図７に、本発明の第２実
施形態となるトレンチゲート型のＪ−ＦＥＴの断面構成
を示す。本実施形態では、このトレンチゲート型のＪ−
ＦＥＴに対して、本発明の一実施形態を適用する。以
下、このＪ−ＦＥＴの構成についての説明を行う。

【００４１】炭化珪素からなるｎ⁺型基板３１は上面を
主表面とし、主表面の反対面である下面を裏面としてい
る。このｎ⁺型基板３１の主表面上には、基板３１より
も低いドーパント濃度を有する炭化珪素からなるｎ^-型
エピ層３２がエピタキシャル成長されている。このｎ^-
型エピ層３２の上にはｐ⁺型の第１ゲート領域３３がエ
ピタキシャル成長されていると共に、第１ゲート領域３
３の所定領域にｎ⁺型ソース領域３４が形成されてい
る。

【００４２】そして、ｎ⁺型ソース領域３４およびｐ型
ベース領域３３を貫通し、ｎ^-型エピ層３２に達するよ
うなトレンチ３５が形成され、このトレンチ３５の内壁
にｎ^-型チャネル層３６が備えられていると共に、ｎ^-型
チャネル層３６の表面にＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝０〜
１）からなるｐ⁺型の第２ゲート領域３７が備えられて
いる。

【００４３】また、基板表面には、第１、第２ゲート領
域３３、３７に電気的に接続される第１、第２ゲート電
極３８、３９とｎ⁺型ソース領域３４に電気的に接続さ
れるソース電極４０が形成され、これら各電極３８〜４
０が層間絶縁膜４１によって絶縁分離された構成となっ
ている。そして、ｎ⁺型基板３１の裏面側にドレイン電
極４２が備えられている。このようにして、図７に示す
トレンチゲート型のＪ−ＦＥＴが構成されている。

【００４４】このような構成のＪ−ＦＥＴにおいても第
１実施形態と同様の動作を行うことになるが、第２ゲー
ト領域をＡｌ_XＧａ_(1-X)Ｎによって構成していることか
ら、第１実施形態と同様の効果を得ることが可能であ
る。

【００４５】なお、従来のトレンチゲート型のＪ−ＦＥ
Ｔに関しては、ＳｉＣをエピタキシャル成長させること
によって第２ゲート領域を形成しているが、本実施形態
のＪ−ＦＥＴの場合には、ＳｉＣに代えてＡｌ_XＧａ
_(1-X)Ｎをエピタキシャル成長させることで第２ゲート
領域３７を形成すればよい。

【００４６】また、図８に示すように、本実施形態のＪ
−ＦＥＴのトレンチ３５の底部にｐ ⁺型のボディブレー
ク領域４３を形成したものに対しても、上記と同様に第
２ゲート領域３７をＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝０〜１）で
構成することにより、上記と同様の効果を得ることが可
能である。

【００４７】（他の実施形態）上記各実施形態では、第
１、第２ゲート領域３、７、３３、３７における電位を
共に制御可能なダブルゲート構造のＪ−ＦＥＴについて
説明したが、第１、第２ゲート領域３、７、３３、３７
のいずれか一方のみの電位が制御可能なシングルゲート
構造のＪ−ＦＥＴに対しても上記各実施形態を適用する
ことができる。

【００４８】その場合、第２ゲート領域７、３７をＡｌ
_XＧａ_(1-X)Ｎで構成していることから、第２ゲート領域
７、３７への印加電圧を制御可能とした方が、第１ゲー
ト領域３、３３とした場合よりも高い電圧での制御を行
うことが可能となる。なお、このようにシングルゲート
構造とする場合には、第１、第２ゲート電極１０、１１
のいずれか一方がソース電極９と接続された構成とな
る。

【００４９】なお、方位を示す場合、本来ならば所望の
数字の上にバー（−）を付すべきであるが、表現の制約
上、所望の数字の前にバーを付して示すこととする。

【図面の簡単な説明】

【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断
面構成を示す図である。

【図２】（ａ）は第２ゲート領域７をＡｌ_XＧａ_(1-X)Ｎ
（Ｘ＝０．５）で構成した場合の様子、（ｂ）は第２ゲ
ート領域７をＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝１）、すなわちＡ
ｌＮで構成した場合の様子を示した図である。

【図３】図１に示すＪ−ＦＥＴの製造工程を示す図であ
る。

【図４】図３に続くＪ−ＦＥＴの製造工程を示す図であ
る。

【図５】図４に続くＪ−ＦＥＴの製造工程を示す図であ
る。

【図６】図５に続くＪ−ＦＥＴの製造工程を示す図であ
る。

【図７】本発明の第２実施形態におけるトレンチゲート
型のＪ−ＦＥＴの断面構成を示す図である。

【図８】第２実施形態の他の例におけるＪ−ＦＥＴの断
面構成を示す図である。

【図９】従来のＪ−ＦＥＴの断面構成を示す図である。

【符号の説明】

１…ｎ⁺型基板、２…ｎ^-型エピ層、３…第１ゲート領
域、３ａ、３ｂ…チャネル設定領域、５…チャネル層、
６…ｎ⁺型ソース領域、７…第２ゲート領域、７ａ、７
ｂ…チャネル設定領域、８…凹部、９…ソース電極、１
０、１１…第１、第２ゲート電極、１３…ドレイン電
極。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA00 GB04 GC05 GC07 GC08 GD04 GJ02 GL02 GQ01 GR01 HC01 HC07

Claims (8)

【特許請求の範囲】
1. 【請求項１】 炭化珪素からなる第１導電型の半導体基
   板（１）と、 前記半導体基板の主表面上に形成され、該半導体基板よ
   りも高抵抗な炭化珪素よりなる第１導電型の半導体層
   （２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
   を有する第２導電型の第１ゲート領域（３）と、 前記半導体層及び前記第１ゲート領域の上に形成された
   炭化珪素からなる第１導電型のチャネル層（５）と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
   る部位に形成された第１導電型のソース領域（６）と、 前記チャネル層の上において、前記第１ゲート領域と対
   向する部位を含むように形成された第２導電型の第２ゲ
   ート領域（７）と、 前記ソース領域に電気的に接続されたソース電極（９）
   と、 前記第１ゲート領域に電気的に接続された第１ゲート電
   極（１０）と、 前記第２ゲート領域に電気的に接続された第２ゲート電
   極（１１）と、 前記半導体基板の裏面側に形成されたドレイン電極（１
   ３）とを有し、 前記第２ゲート領域は、前記チャネル層の上にヘテロエ
   ピタキシャル成長によって形成されたＡｌ_XＧａ_(1-X)Ｎ
   （Ｘ＝０〜１）で構成されていることを特徴とする炭化
   珪素半導体装置。
2. 【請求項２】 炭化珪素からなる第１導電型の半導体基
   板（３１）と、 前記半導体基板の主表面上に形成され、該半導体基板よ
   りも高抵抗な炭化珪素よりなる第１導電型の半導体層
   （３２）と、 前記半導体層の表面上もしくは表層部の所定領域に形成
   され、所定深さを有する第２導電型の第１ゲート領域
   （３３）と、 前記第１ゲート領域の表層部の所定領域に形成された第
   １導電型のソース領域（３４）と、 前記ソース領域及び前記第１ゲート領域を貫通し、前記
   半導体層に達するトレンチ（３５）と、 前記トレンチの内壁において、前記半導体層、前記第１
   ゲート領域及び前記ソース領域の表面上に形成された炭
   化珪素からなる第１導電型のチャネル層（３６）と、 前記チャネル層の表面上に形成された第２導電型の第２
   ゲート領域（３７）と、 前記ソース領域に電気的に接続されたソース電極（４
   ０）と、 前記第１ゲート領域に電気的に接続された第１ゲート電
   極（３８）と、 前記第２ゲート領域に電気的に接続された第２ゲート電
   極（３９）と、 前記半導体基板の裏面側に形成されたドレイン電極（４
   ２）とを有し、 前記第２ゲート領域は、前記チャネル層の上にヘテロエ
   ピタキシャル成長によって形成されたＡｌ_XＧａ_(1-X)Ｎ
   （Ｘ＝０〜１）で構成されていることを特徴とする炭化
   珪素半導体装置。
3. 【請求項３】 前記半導体層のうち前記トレンチの底部
   に位置する部位に第２導電型のボディブレーク領域（４
   ３）が形成されていることを特徴とする請求項２に記載
   の炭化珪素半導体装置。
4. 【請求項４】 前記第２ゲート領域は、ＡｌＮ、Ｇａ
   Ｎ、Ａｌ_0.5Ｇａ_0.5Ｎのいずれかで構成されていること
   を特徴とする請求項１乃至３のいずれか１つに記載の炭
   化珪素半導体装置。
5. 【請求項５】 前記チャネル層における第１導電型不純
   物の濃度が前記半導体層における第１導電型不純物の濃
   度よりも低くなっていることを特徴とする請求項１乃至
   ４のいずれか１つに記載の炭化珪素半導体装置。
6. 【請求項６】 炭化珪素からなる第１導電型の半導体基
   板（１）の主表面上に、この半導体基板よりも高抵抗な
   炭化珪素よりなる第１導電型の半導体層（２）を形成す
   る工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
   第２導電型の第１ゲート領域（３）を形成する工程と、 前記半導体層及び前記第１ゲート領域の上に第１導電型
   のチャネル層（５）を形成する工程と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
   る部位に、第１導電型のソース領域（６）を形成する工
   程と、 前記チャネル層の表面上において、前記第１ゲート領域
   と対向する部位を含むように、第２導電型の第２ゲート
   領域（７）を形成する工程と、 前記ソース領域に電気的に接続されるソース電極
   （９）、前記第１ゲート領域に電気的に接続される第１
   ゲート電極（１０）、前記第２ゲート領域に電気的に接
   続される第２ゲート電極（１１）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１３）を形成
   する工程とを有してなる炭化珪素半導体装置の製造方法
   であって、 前記第２ゲート領域を形成する工程では、前記チャネル
   層の上にＡｌ_XＧａ_{(1- X)}Ｎ（Ｘ＝０〜１）をヘテロエピ
   タキシャル成長することによって前記第２ゲート領域を
   形成することを特徴とする炭化珪素半導体装置の製造方
   法。
7. 【請求項７】 前記第２ゲート領域を形成する工程で
   は、ＡｌＮ、ＧａＮ、Ａｌ_0.5Ｇａ_0.5Ｎのいずれかによ
   って前記第２ゲート領域を形成することを特徴とする請
   求項１乃至３のいずれか１つに記載の炭化珪素半導体装
   置。
8. 【請求項８】 前記チャネル層を形成する工程では、前
   記チャネル層における第１導電型不純物の濃度が前記半
   導体層における第１導電型不純物の濃度よりも低くなる
   ようにすることを特徴とする請求項６又は７に記載の炭
   化珪素半導体装置。