JP2000252475A - 電圧制御型半導体装置とその製法及びそれを用いた電力変換装置 - Google Patents
電圧制御型半導体装置とその製法及びそれを用いた電力変換装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】
【課題】 高耐圧で低オン抵抗・低ノイズの電圧制御半
導体装置を実現する。 【解決手段】 薄い活性領域の上下に、表面電圧制御ゲ
ート半導体領域と中心付近に電流通路を有する埋め込み
電圧制御ゲート半導体領域を具備せしめた半導体装置に
おいて、電圧制御ゲート半導体領域は活性領域及びソー
ス領域と反対極性の半導体領域で構成し、薄い活性領域
の両端にソース領域を表面電圧制御ゲート半導体領域よ
りもその表面と底面がそれぞれ低位置でかつ端部が同電
位になるように埋め込み電圧制御ゲート半導体領域上に
具備せしめる構造にする。
導体装置を実現する。 【解決手段】 薄い活性領域の上下に、表面電圧制御ゲ
ート半導体領域と中心付近に電流通路を有する埋め込み
電圧制御ゲート半導体領域を具備せしめた半導体装置に
おいて、電圧制御ゲート半導体領域は活性領域及びソー
ス領域と反対極性の半導体領域で構成し、薄い活性領域
の両端にソース領域を表面電圧制御ゲート半導体領域よ
りもその表面と底面がそれぞれ低位置でかつ端部が同電
位になるように埋め込み電圧制御ゲート半導体領域上に
具備せしめる構造にする。
Description
【０００１】
【産業上の利用分野】本発明は大電流を制御するパワ−
半導体装置に係り、特に高耐圧の電圧制御型半導体装置
に関する。
半導体装置に係り、特に高耐圧の電圧制御型半導体装置
に関する。
【０００２】
【従来の技術】大電流を制御するための従来の半導体装
置としては、Ｓｉ（シリコン）製のパワ−半導体装置が
使用されているが、Ｓｉの電気的物理的特性の限界から
大幅な性能改善は困難になってきている。そこでＳｉに
比べて電気的物理的特性が優れているワイドギャップ半
導体材料を用いたパワー半導体装置の開発が進められて
いる。ワイドギャップ半導体材料の代表的な例として
２．９から３．２ｅＶのエネルギーギャップを持つＳｉ
Ｃ（炭化珪素）がある。このＳｉＣを用いた半導体装置
の従来例を図１６および図１７に示す。図１６はＳｉＣ
蓄積型電界効果トランジスタ（ＡＣＣＵＦＥＴ：Accumu
lation Field Effect Transistor)の断面図であり、
例えば文献 IEEE Electron Device Letters, Vol.1
8、No.12、December 1997に開示されている。また図１
７はＳｉＣ静電誘導型トランジスタの断面図であり、文
献 Proceedings of IEEE International Symposium on
Power Semiconductor Devices and ICs, p.149, 199
7 に開示されている。
置としては、Ｓｉ（シリコン）製のパワ−半導体装置が
使用されているが、Ｓｉの電気的物理的特性の限界から
大幅な性能改善は困難になってきている。そこでＳｉに
比べて電気的物理的特性が優れているワイドギャップ半
導体材料を用いたパワー半導体装置の開発が進められて
いる。ワイドギャップ半導体材料の代表的な例として
２．９から３．２ｅＶのエネルギーギャップを持つＳｉ
Ｃ（炭化珪素）がある。このＳｉＣを用いた半導体装置
の従来例を図１６および図１７に示す。図１６はＳｉＣ
蓄積型電界効果トランジスタ（ＡＣＣＵＦＥＴ：Accumu
lation Field Effect Transistor)の断面図であり、
例えば文献 IEEE Electron Device Letters, Vol.1
8、No.12、December 1997に開示されている。また図１
７はＳｉＣ静電誘導型トランジスタの断面図であり、文
献 Proceedings of IEEE International Symposium on
Power Semiconductor Devices and ICs, p.149, 199
7 に開示されている。
【０００３】
【発明が解決しようとする課題】図１６に示すＳｉＣ蓄
積型電界効果トランジスタは、ゲ−トＧの電圧が零であ
ってもソースＳとドレインＤの間をオフ状態にできると
いう優れた機能を有する。しかしＭＯＳゲート構造であ
るために、ゲート絶縁膜１０４が高い電界強度で破壊さ
れると大量の漏れ電流が発生する。このためワイドギャ
ップ半導体であるＳｉＣ本来の、高い耐絶縁破壊電界を
生かした高耐圧を実現できないという問題があり、従来
のものの耐圧は約１ｋＶ以下にとどまっている。
積型電界効果トランジスタは、ゲ−トＧの電圧が零であ
ってもソースＳとドレインＤの間をオフ状態にできると
いう優れた機能を有する。しかしＭＯＳゲート構造であ
るために、ゲート絶縁膜１０４が高い電界強度で破壊さ
れると大量の漏れ電流が発生する。このためワイドギャ
ップ半導体であるＳｉＣ本来の、高い耐絶縁破壊電界を
生かした高耐圧を実現できないという問題があり、従来
のものの耐圧は約１ｋＶ以下にとどまっている。
【０００４】図１７に示すＳｉＣ静電誘導型トランジス
タはゲートＧに高い逆電圧を印加しないとオフ状態にで
きない。すなわち、低い逆電圧では高いオフ耐圧を実現
できないという問題があった。図１７に示す例では５ｋ
Ｖのオフ耐圧を実現するためにはゲートＧに８０Ｖ以上
の逆電圧を印加する必要がある。そのためＳｉＣ静電誘
導型トランジスタを駆動しない時でも１００Ｖ程度の高
いゲートＧ用の電圧を発生しておかなければならず、ゲ
ート回路の消費電力が大きくなるという問題があった。
タはゲートＧに高い逆電圧を印加しないとオフ状態にで
きない。すなわち、低い逆電圧では高いオフ耐圧を実現
できないという問題があった。図１７に示す例では５ｋ
Ｖのオフ耐圧を実現するためにはゲートＧに８０Ｖ以上
の逆電圧を印加する必要がある。そのためＳｉＣ静電誘
導型トランジスタを駆動しない時でも１００Ｖ程度の高
いゲートＧ用の電圧を発生しておかなければならず、ゲ
ート回路の消費電力が大きくなるという問題があった。
【０００５】オン抵抗に関しては、図１６に示すＳｉＣ
蓄積型電界効果トランジスタはＭＯＳゲート構造を有す
るために、ゲート絶縁膜１０４とＳｉＣｎ型チャネル領
域１０３との界面に不完全な結晶構造が存在する。その
ため電流通路となるチャネル領域１０３のチャネル移動
度を大きくできずオン抵抗が高いという問題があった。
図１７に示すＳｉＣ静電誘導型トランジスタでは、電流
通路となるゲート領域１０９及び１１０の間のチャネル
１１２Ａがｎ型ドリフト領域１１２のバルク結晶内に存
在するためにゲートＧの電圧を低くして高耐圧を実現し
ようとすると、チャネル１１２Ａを極端に狭くしなけれ
ばならず、この結果としてオン抵抗が著しく高くなって
しまうという問題があった。
蓄積型電界効果トランジスタはＭＯＳゲート構造を有す
るために、ゲート絶縁膜１０４とＳｉＣｎ型チャネル領
域１０３との界面に不完全な結晶構造が存在する。その
ため電流通路となるチャネル領域１０３のチャネル移動
度を大きくできずオン抵抗が高いという問題があった。
図１７に示すＳｉＣ静電誘導型トランジスタでは、電流
通路となるゲート領域１０９及び１１０の間のチャネル
１１２Ａがｎ型ドリフト領域１１２のバルク結晶内に存
在するためにゲートＧの電圧を低くして高耐圧を実現し
ようとすると、チャネル１１２Ａを極端に狭くしなけれ
ばならず、この結果としてオン抵抗が著しく高くなって
しまうという問題があった。
【０００６】更に、ノイズに関しては、図１６のＳｉＣ
蓄積型電界効果トランジスタはＭＯＳゲート構造を有す
るために、ゲート絶縁膜１０４とＳｉＣｎ型チャネル領
域１０３との界面に不完全な結晶構造が存在する。その
ため界面での電子の散乱に起因するノイズが発生すると
いう問題があった。また、これらのトランジスタを用い
て構成した装置はトランジスタの消費電力が大きいため
に効率が悪く、水冷・空冷等の冷却設備も大型化すると
いう問題があった。
蓄積型電界効果トランジスタはＭＯＳゲート構造を有す
るために、ゲート絶縁膜１０４とＳｉＣｎ型チャネル領
域１０３との界面に不完全な結晶構造が存在する。その
ため界面での電子の散乱に起因するノイズが発生すると
いう問題があった。また、これらのトランジスタを用い
て構成した装置はトランジスタの消費電力が大きいため
に効率が悪く、水冷・空冷等の冷却設備も大型化すると
いう問題があった。
【０００７】本発明は、高耐圧で低オン抵抗・低ノイズ
の電圧制御半導体装置を提供することを目的とする。特
にワイドギャップ半導体装置を対象とし、ゲ−ト電圧が
ゼロ（ノ−マリ−オフ形）もしくは低い電圧で高耐圧を
達成できる半導体装置を提供することも目的とする。更
に、量産性の高い半導体装置の製法と本半導体装置を用
いた小型高効率の応用装置を提供することを目的とす
る。
の電圧制御半導体装置を提供することを目的とする。特
にワイドギャップ半導体装置を対象とし、ゲ−ト電圧が
ゼロ（ノ−マリ−オフ形）もしくは低い電圧で高耐圧を
達成できる半導体装置を提供することも目的とする。更
に、量産性の高い半導体装置の製法と本半導体装置を用
いた小型高効率の応用装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の電圧制御型半導
体装置は、第１の導電型及び第２の導電型の内のいずれ
か一方の高不純物濃度の半導体基板、前記半導体基板の
上に形成した、低不純物濃度の第１の導電型及び第２の
導電型の内のいずれか一方のドリフト層、前記ドリフト
層の表面の一部分に形成した、第２の導電型及び第１の
導電型の内のいずれか一方の埋め込み電圧制御ゲート半
導体領域、前記埋め込み電圧制御ゲート半導体領域の上
面に形成した第１の導電型及び第２の導電型の内のいず
れか一方の薄い活性領域、前記埋め込み電圧制御ゲート
半導体領域の上面において、前記活性領域内に形成し
た、第２の導電型及び第１の導電型の内のいずれか一方
のゲートコンタクト半導体領域、前記活性領域の端部領
域の表面に形成した第１の導電型及び第２の導電型の内
のいずれか一方の第１の半導体領域、前記第１の半導体
領域に形成した第１の電極、前記活性領域の表面に形成
した、第２の導電型及び第１の導電型の内のいずれか一
方の表面電圧制御ゲート半導体領域、前記表面電圧制御
ゲート半導体領域及びゲートコンタクト半導体領域にそ
れぞれ形成したゲート電極、及び前記半導体基板の、前
記ドリフト層を有する面の反対面に形成した第２の電極
を少なくとも備える。 本発明の他の観点の電
圧制御型半導体装置は、第１の導電型の高不純物濃度の
半導体基板、前記半導体基板の上に形成した、低不純物
濃度の第１の導電型のドリフト層、前記ドリフト層の表
面の一部分に形成した、第２の導電型の埋め込み電圧制
御ゲート半導体領域、前記埋め込み電圧制御ゲート半導
体領域の上面の一部分を含み前記ドリフト層の中央領域
の表面に形成した第１の導電型の薄い活性領域、前記埋
め込み電圧制御ゲート半導体領域の上面において、前記
活性領域内に形成した、第２の導電型のゲートコンタク
ト半導体領域、及びゲートコンタクト前記活性領域の端
部領域の表面に形成した第１の導電型のソース領域、前
記ソース領域に形成したソース電極、前記活性領域の表
面の一部に形成した、第２の導電型の表面電圧制御ゲー
ト半導体領域、前記表面電圧制御ゲート半導体領域及び
ゲートコンタクト半導体領域にそれぞれ形成したゲート
電極、及び前記半導体基板の、前記ドリフト層を有する
面の反対面に形成したドレイン電極を備える。
体装置は、第１の導電型及び第２の導電型の内のいずれ
か一方の高不純物濃度の半導体基板、前記半導体基板の
上に形成した、低不純物濃度の第１の導電型及び第２の
導電型の内のいずれか一方のドリフト層、前記ドリフト
層の表面の一部分に形成した、第２の導電型及び第１の
導電型の内のいずれか一方の埋め込み電圧制御ゲート半
導体領域、前記埋め込み電圧制御ゲート半導体領域の上
面に形成した第１の導電型及び第２の導電型の内のいず
れか一方の薄い活性領域、前記埋め込み電圧制御ゲート
半導体領域の上面において、前記活性領域内に形成し
た、第２の導電型及び第１の導電型の内のいずれか一方
のゲートコンタクト半導体領域、前記活性領域の端部領
域の表面に形成した第１の導電型及び第２の導電型の内
のいずれか一方の第１の半導体領域、前記第１の半導体
領域に形成した第１の電極、前記活性領域の表面に形成
した、第２の導電型及び第１の導電型の内のいずれか一
方の表面電圧制御ゲート半導体領域、前記表面電圧制御
ゲート半導体領域及びゲートコンタクト半導体領域にそ
れぞれ形成したゲート電極、及び前記半導体基板の、前
記ドリフト層を有する面の反対面に形成した第２の電極
を少なくとも備える。 本発明の他の観点の電
圧制御型半導体装置は、第１の導電型の高不純物濃度の
半導体基板、前記半導体基板の上に形成した、低不純物
濃度の第１の導電型のドリフト層、前記ドリフト層の表
面の一部分に形成した、第２の導電型の埋め込み電圧制
御ゲート半導体領域、前記埋め込み電圧制御ゲート半導
体領域の上面の一部分を含み前記ドリフト層の中央領域
の表面に形成した第１の導電型の薄い活性領域、前記埋
め込み電圧制御ゲート半導体領域の上面において、前記
活性領域内に形成した、第２の導電型のゲートコンタク
ト半導体領域、及びゲートコンタクト前記活性領域の端
部領域の表面に形成した第１の導電型のソース領域、前
記ソース領域に形成したソース電極、前記活性領域の表
面の一部に形成した、第２の導電型の表面電圧制御ゲー
ト半導体領域、前記表面電圧制御ゲート半導体領域及び
ゲートコンタクト半導体領域にそれぞれ形成したゲート
電極、及び前記半導体基板の、前記ドリフト層を有する
面の反対面に形成したドレイン電極を備える。
【０００９】上述のように、薄い活性層の上下の表面電
圧制御ゲ−ト半導体領域と埋め込み電圧制御ゲ−ト半導
体領域を活性領域と反対極性の半導体領域で構成し、ソ
−ス領域の表面を表面電圧制御ゲ−トよりも低位置に構
成することにより、高耐圧が実現出来る。特に、表面電
圧制御ゲ−ト半導体領域をワイドギャップ半導体材料で
構成することにより高い絶縁破壊電界に対応する高耐圧
を実現出来る。ソ−ス領域の表面を表面電圧制御ゲ−ト
半導体領域よりも低い位置に形成することにより、ソ−
ス領域と表面電圧制御ゲ−ト半導体領域を構成する半導
体領域の接触部分が少なくなり電界が緩和されるので、
更に高耐圧が得られる。
圧制御ゲ−ト半導体領域と埋め込み電圧制御ゲ−ト半導
体領域を活性領域と反対極性の半導体領域で構成し、ソ
−ス領域の表面を表面電圧制御ゲ−トよりも低位置に構
成することにより、高耐圧が実現出来る。特に、表面電
圧制御ゲ−ト半導体領域をワイドギャップ半導体材料で
構成することにより高い絶縁破壊電界に対応する高耐圧
を実現出来る。ソ−ス領域の表面を表面電圧制御ゲ−ト
半導体領域よりも低い位置に形成することにより、ソ−
ス領域と表面電圧制御ゲ−ト半導体領域を構成する半導
体領域の接触部分が少なくなり電界が緩和されるので、
更に高耐圧が得られる。
【００１０】本発明の他の観点の電圧制御型半導体装置
は、第１の導電型の高不純物濃度の半導体基板、前記半
導体基板の上に形成した、低不純物濃度の第１の導電型
のドリフト層、前記ドリフト層の表面に、形成した、第
２の導電型の埋め込み電圧制御ゲート半導体領域、前記
埋め込み電圧制御ゲート半導体領域の上面の一部分を含
み前記ドリフト層の表面に形成した第１の導電型の薄い
活性領域、前記埋め込み電圧制御ゲート半導体領域の上
面の端部領域において、前記活性領域端部に形成した、
第２の導電型のゲートコンタクト半導体領域、前記活性
領域の端部領域の表面に形成した第１の導電型のソース
領域、前記ソース領域に形成したソース電極、前記活性
領域及びゲートコンタクト半導体領域の表面に形成し
た、第２の導電型の表面電圧制御ゲート半導体領域、前
記表面電圧制御ゲート半導体領域に形成したゲート電
極、前記半導体基板の、前記ドリフト層を有する面の反
対面に形成したドレイン電極を備える。
は、第１の導電型の高不純物濃度の半導体基板、前記半
導体基板の上に形成した、低不純物濃度の第１の導電型
のドリフト層、前記ドリフト層の表面に、形成した、第
２の導電型の埋め込み電圧制御ゲート半導体領域、前記
埋め込み電圧制御ゲート半導体領域の上面の一部分を含
み前記ドリフト層の表面に形成した第１の導電型の薄い
活性領域、前記埋め込み電圧制御ゲート半導体領域の上
面の端部領域において、前記活性領域端部に形成した、
第２の導電型のゲートコンタクト半導体領域、前記活性
領域の端部領域の表面に形成した第１の導電型のソース
領域、前記ソース領域に形成したソース電極、前記活性
領域及びゲートコンタクト半導体領域の表面に形成し
た、第２の導電型の表面電圧制御ゲート半導体領域、前
記表面電圧制御ゲート半導体領域に形成したゲート電
極、前記半導体基板の、前記ドリフト層を有する面の反
対面に形成したドレイン電極を備える。
【００１１】さらに、薄い活性領域の両端のソ−ス領域
を、その底面が表面電圧制御ゲ−ト半導体領域の底面よ
りも低い位置で且つ端部が同位置になるように、埋め込
み電圧制御ゲ−ト半導体領域上に形成することによって
低オン抵抗が実現出来る。ソ−ス領域と埋め込み電圧制
御ゲ−ト半導体領域の間またはソ−ス領域の端と表面電
圧制御ゲ−ト半導体領域の端の間に活性領域と同程度の
不純物濃度の半導体領域が存在するとソ−ス抵抗が増大
する。ソ−ス間距離を縮めて静電誘導現象が支配的にな
るようにするとこのソ−ス抵抗の半導体装置全体の抵抗
に占める割合が大きくなるのでこの効果は大きい。ま
た、少数キャリアが注入される電圧制御サイリスタ等の
半導体装置では伝導度変調によってドリフト領域や活性
領域の抵抗が大幅に低減されるので、このソ−ス抵抗の
半導体装置全体の抵抗に占める割合が大きくなる。従っ
てソ−ス領域の底面を低い位置で且つ端部が表面電圧制
御ゲ−ト端部と同位置になるようにしてこの半導体領域
を減らすことによる効果は大きい。
を、その底面が表面電圧制御ゲ−ト半導体領域の底面よ
りも低い位置で且つ端部が同位置になるように、埋め込
み電圧制御ゲ−ト半導体領域上に形成することによって
低オン抵抗が実現出来る。ソ−ス領域と埋め込み電圧制
御ゲ−ト半導体領域の間またはソ−ス領域の端と表面電
圧制御ゲ−ト半導体領域の端の間に活性領域と同程度の
不純物濃度の半導体領域が存在するとソ−ス抵抗が増大
する。ソ−ス間距離を縮めて静電誘導現象が支配的にな
るようにするとこのソ−ス抵抗の半導体装置全体の抵抗
に占める割合が大きくなるのでこの効果は大きい。ま
た、少数キャリアが注入される電圧制御サイリスタ等の
半導体装置では伝導度変調によってドリフト領域や活性
領域の抵抗が大幅に低減されるので、このソ−ス抵抗の
半導体装置全体の抵抗に占める割合が大きくなる。従っ
てソ−ス領域の底面を低い位置で且つ端部が表面電圧制
御ゲ−ト端部と同位置になるようにしてこの半導体領域
を減らすことによる効果は大きい。
【００１２】本発明の他の観点の電圧制御型半導体装置
は、第２の導電型の高不純物濃度の半導体基板、前記半
導体基板の上に形成した、低不純物濃度の第１の導電型
のドリフト層、前記ドリフト層の表面の一部に形成し
た、第２の導電型の埋め込み電圧制御ゲート半導体領
域、前記埋め込み電圧制御ゲート半導体領域の上面の一
部分を含み前記ドリフト層の表面に形成した第１の導電
型の薄い活性領域、前記活性領域に隣接して形成した第
１の導電型のカソード領域、前記埋め込み電圧制御ゲー
ト半導体領域の上面において、前記ソース領域端部に形
成した、第２の導電型のゲートコンタクト半導体領域、
前記カソード領域に形成したカソード電極、前記活性領
域及びゲートコンタクト半導体領域の表面に形成した、
第２の導電型の表面電圧制御ゲート半導体領域、前記表
面電圧制御ゲート半導体領域に形成したゲート電極、及
び前記半導体基板の、前記ドリフト層を有する面の反対
面に形成したアノード電極を備える。その構成により低
いＯＮ抵抗と高耐圧が得られる。
は、第２の導電型の高不純物濃度の半導体基板、前記半
導体基板の上に形成した、低不純物濃度の第１の導電型
のドリフト層、前記ドリフト層の表面の一部に形成し
た、第２の導電型の埋め込み電圧制御ゲート半導体領
域、前記埋め込み電圧制御ゲート半導体領域の上面の一
部分を含み前記ドリフト層の表面に形成した第１の導電
型の薄い活性領域、前記活性領域に隣接して形成した第
１の導電型のカソード領域、前記埋め込み電圧制御ゲー
ト半導体領域の上面において、前記ソース領域端部に形
成した、第２の導電型のゲートコンタクト半導体領域、
前記カソード領域に形成したカソード電極、前記活性領
域及びゲートコンタクト半導体領域の表面に形成した、
第２の導電型の表面電圧制御ゲート半導体領域、前記表
面電圧制御ゲート半導体領域に形成したゲート電極、及
び前記半導体基板の、前記ドリフト層を有する面の反対
面に形成したアノード電極を備える。その構成により低
いＯＮ抵抗と高耐圧が得られる。
【００１３】さらに表面電圧制御ゲ−ト半導体領域を活
性領域と反対極性の半導体領域で構成し、且つカソード
領域の底面が表面電圧制御ゲ−ト半導体領域の底面より
も低い位置で且つ端部が同位置になるようにしたことに
より低ノイズ化を実現出来る。特に、本構成では表面電
圧制御ゲート半導体領域形成時の拡散により接合が活性
領域内部に形成されので結晶構造が均一になりノイズを
低減出来る。また、カソード領域と埋め込み電圧制御ゲ
ート半導体領域との間または表面電圧制御ゲート半導体
領域の端との間に存在する半導体領域は熱雑音を発生す
るが、カソード領域の底面が表面電圧制御ゲ−ト半導体
領域の底面よりも低い位置で且つ端部が同位置になるよ
うにし上記の半導体領域を減らすことにより熱雑音の発
生領域が低減し低ノイズ化が実現出来る。
性領域と反対極性の半導体領域で構成し、且つカソード
領域の底面が表面電圧制御ゲ−ト半導体領域の底面より
も低い位置で且つ端部が同位置になるようにしたことに
より低ノイズ化を実現出来る。特に、本構成では表面電
圧制御ゲート半導体領域形成時の拡散により接合が活性
領域内部に形成されので結晶構造が均一になりノイズを
低減出来る。また、カソード領域と埋め込み電圧制御ゲ
ート半導体領域との間または表面電圧制御ゲート半導体
領域の端との間に存在する半導体領域は熱雑音を発生す
るが、カソード領域の底面が表面電圧制御ゲ−ト半導体
領域の底面よりも低い位置で且つ端部が同位置になるよ
うにし上記の半導体領域を減らすことにより熱雑音の発
生領域が低減し低ノイズ化が実現出来る。
【００１４】本発明の他の観点の電圧制御型半導体装置
は、第１の導電型の高不純物濃度の半導体基板、前記半
導体基板の上に形成した、低不純物濃度の第２の導電型
のドリフト層、前記ドリフト層の表面に、所定の間隔を
設けて形成した、第１の導電型の埋め込み電圧制御ゲー
ト半導体領域、前記埋め込み電圧制御ゲート半導体領域
の上面の一部分を含み前記ドリフト層の表面に形成した
第２の導電型の活性領域、前記活性領域の隣接して形成
した第２の導電型のアノード領域、前記埋め込み電圧制
御ゲート半導体領域の上面において、前記アノード領域
に形成した、第２の導電型のゲートコンタクト半導体領
域、前記アノード領域に形成したアノード電極、前記活
性領域及びゲートコンタクト半導体領域の表面に形成し
た、第１の導電型の表面電圧制御ゲート半導体領域、前
記表面電圧制御ゲート半導体領域に形成したゲート電
極、及び前記半導体基板の、前記ドリフト層を有する面
の反対面に形成したカソード電極を備える。その構成に
より低いＯＮ抵抗と高耐圧が得られる。
は、第１の導電型の高不純物濃度の半導体基板、前記半
導体基板の上に形成した、低不純物濃度の第２の導電型
のドリフト層、前記ドリフト層の表面に、所定の間隔を
設けて形成した、第１の導電型の埋め込み電圧制御ゲー
ト半導体領域、前記埋め込み電圧制御ゲート半導体領域
の上面の一部分を含み前記ドリフト層の表面に形成した
第２の導電型の活性領域、前記活性領域の隣接して形成
した第２の導電型のアノード領域、前記埋め込み電圧制
御ゲート半導体領域の上面において、前記アノード領域
に形成した、第２の導電型のゲートコンタクト半導体領
域、前記アノード領域に形成したアノード電極、前記活
性領域及びゲートコンタクト半導体領域の表面に形成し
た、第１の導電型の表面電圧制御ゲート半導体領域、前
記表面電圧制御ゲート半導体領域に形成したゲート電
極、及び前記半導体基板の、前記ドリフト層を有する面
の反対面に形成したカソード電極を備える。その構成に
より低いＯＮ抵抗と高耐圧が得られる。
【００１５】本発明の電圧制御型半導体装置の製造方法
は、第１の導電型の高不純物濃度の半導体基板の上に低
不純物濃度の第１の導電型のドリフト層を形成するステ
ップ、前記ドリフト層の表面の両端部領域に第２の導電
型の埋め込み電圧制御ゲート半導体領域を形成するステ
ップ、前記埋め込み電圧制御ゲート半導体領域の上面の
一部分を含み前記ドリフト層の中央領域の表面に第１の
導電型の活性領域を形成するステップ、前記埋め込み電
圧制御ゲート半導体領域の上面において、前記活性領域
端部に第２の導電型のゲートコンタクト半導体領域を形
成するステップ、前記活性領域の表面に第１の導電型の
ソース領域を形成するステップ、前記ソース領域にソー
ス電極を形成するステップ、前記活性領域及びゲートコ
ンタクト半導体領域の表面に第２の導電型の表面電圧制
御ゲート半導体領域を形成するステップ、前記表面電圧
制御ゲート半導体領域にゲート電極を形成するステッ
プ、及び前記半導体基板の、前記ドリフト層を有する面
の反対面にドレイン電極を形成するステップを備える。
この製造方法では、半導体形成技術を用いているので、
量産性にすぐれ、安価に半導体装置を製造することがで
きる。
は、第１の導電型の高不純物濃度の半導体基板の上に低
不純物濃度の第１の導電型のドリフト層を形成するステ
ップ、前記ドリフト層の表面の両端部領域に第２の導電
型の埋め込み電圧制御ゲート半導体領域を形成するステ
ップ、前記埋め込み電圧制御ゲート半導体領域の上面の
一部分を含み前記ドリフト層の中央領域の表面に第１の
導電型の活性領域を形成するステップ、前記埋め込み電
圧制御ゲート半導体領域の上面において、前記活性領域
端部に第２の導電型のゲートコンタクト半導体領域を形
成するステップ、前記活性領域の表面に第１の導電型の
ソース領域を形成するステップ、前記ソース領域にソー
ス電極を形成するステップ、前記活性領域及びゲートコ
ンタクト半導体領域の表面に第２の導電型の表面電圧制
御ゲート半導体領域を形成するステップ、前記表面電圧
制御ゲート半導体領域にゲート電極を形成するステッ
プ、及び前記半導体基板の、前記ドリフト層を有する面
の反対面にドレイン電極を形成するステップを備える。
この製造方法では、半導体形成技術を用いているので、
量産性にすぐれ、安価に半導体装置を製造することがで
きる。
【００１６】
【発明の実施の形態】以下に、本発明の好適な実施例を
図１から図１５を参照して説明する。
図１から図１５を参照して説明する。
【００１７】《第１実施例》図１は本発明の第１実施例
の耐圧５ｋＶのＳｉＣ接合型電界効果トランジスタのセ
グメントの断面図である。このセグメントは図１の紙面
に垂直な方向に長いストライプ状である。このセグメン
トを図１の左右方向に複数個連結して形成することによ
り、大容量のＳｉＣ接合型電界効果トランジスタが構成
される複数のセグメントを連結する構成は第２ないし第
９実施例においても同様である。図１において、厚さ約
３５０μｍの、高不純物濃度のｎ型のＳｉＣのドレイン
領域１の上に厚さ約５０μｍの低不純物濃度のｎ型のＳ
ｉＣのドリフト層２が形成されている。図１のII−II断
面図である図２に示すように、ドリフト層２の上面の中
央部を除く両端部の領域に長方形のｐ型ＳｉＣの埋め込
み電圧制御ゲート半導体領域５が形成されており、その
厚さの最適値は０．７μｍであるが、０．３μｍから
３．０μｍの範囲にあればよい。埋め込み電圧制御ゲー
ト半導体領域５の上面、及びドリフト層２の露出部にｎ
型の活性領域３が形成されており、その最適厚さは約
０．７μｍである。活性領域３の厚さは０．２μｍから
３．０μｍの範囲にあればよい。活性領域３の表面領域
の両端部には、ソース電極２２に接続されているｎ型Ｓ
ｉＣのソース領域４がそれぞれ形成されており、その厚
さは０．２μｍであるが、０．１μｍから０．５μｍ程
度でもよい。ｎ型活性領域３の上にはｐ型表面電圧制御
ゲート半導体領域７が形成されている。その厚さは０．
３μｍ程度である。
の耐圧５ｋＶのＳｉＣ接合型電界効果トランジスタのセ
グメントの断面図である。このセグメントは図１の紙面
に垂直な方向に長いストライプ状である。このセグメン
トを図１の左右方向に複数個連結して形成することによ
り、大容量のＳｉＣ接合型電界効果トランジスタが構成
される複数のセグメントを連結する構成は第２ないし第
９実施例においても同様である。図１において、厚さ約
３５０μｍの、高不純物濃度のｎ型のＳｉＣのドレイン
領域１の上に厚さ約５０μｍの低不純物濃度のｎ型のＳ
ｉＣのドリフト層２が形成されている。図１のII−II断
面図である図２に示すように、ドリフト層２の上面の中
央部を除く両端部の領域に長方形のｐ型ＳｉＣの埋め込
み電圧制御ゲート半導体領域５が形成されており、その
厚さの最適値は０．７μｍであるが、０．３μｍから
３．０μｍの範囲にあればよい。埋め込み電圧制御ゲー
ト半導体領域５の上面、及びドリフト層２の露出部にｎ
型の活性領域３が形成されており、その最適厚さは約
０．７μｍである。活性領域３の厚さは０．２μｍから
３．０μｍの範囲にあればよい。活性領域３の表面領域
の両端部には、ソース電極２２に接続されているｎ型Ｓ
ｉＣのソース領域４がそれぞれ形成されており、その厚
さは０．２μｍであるが、０．１μｍから０．５μｍ程
度でもよい。ｎ型活性領域３の上にはｐ型表面電圧制御
ゲート半導体領域７が形成されている。その厚さは０．
３μｍ程度である。
【００１８】ｎ型ソース領域４とｎ型活性領域３との接
合面は、ｐ型表面電圧制御ゲート半導体領域７とｎ型活
性領域３との接合面より低位置のドレイン領域１に近い
位置にある。ｐ型の埋め込み電圧制御ゲート半導体領域
５は、ｎ型のソース領域４より１μｍ程度中央部へ突出
しているのが望ましいが、０．５μｍ以上突出していれ
ばよい。両側のｐ型の埋め込み電圧制御ゲート半導体領
域５の間隔は２μｍが最適であるが、１μｍないし５μ
ｍであればよい。ｐ型ゲートコンタクト半導体領域６
が、ｐ型の埋め込み電圧制御ゲート半導体領域５の上の
端部領域に形成され、、埋め込み電圧制御ゲート半導体
領域５と、その上に形成されるｐ型の表面電圧制御ゲー
ト半導体領域１６とを接続している。ゲートコンタクト
領域６は、図３に示すように、ソース領域４から所定距
離離れていてもよく、また図４に示すように、ソース領
域４に接していてもよい。また、片側が接して他方の側
が離れていてもよい。なお、埋め込み電圧制御ゲート半
導体領域５とゲートコンタクト領域６は図の紙面に垂直
方向に連続する帯状であってもよい。表面電圧制御ゲー
ト半導体領域１６にはゲート電極２３が設けられてい
る。ｎ型ソース領域４を除くｎ型の活性領域３上に形成
されたｐ型表面電圧制御ゲート半導体領域７には、ゲー
ト電極２３が設けられている。表面に保護層７０を設け
るのが望ましい。本実施例では、ＳｉＣ接合型電界効果
トランジスタの形状は紙面に垂直な方向に長いストライ
プ状であるが、その形状は例えば円形や四角形等であっ
てもかまわない。
合面は、ｐ型表面電圧制御ゲート半導体領域７とｎ型活
性領域３との接合面より低位置のドレイン領域１に近い
位置にある。ｐ型の埋め込み電圧制御ゲート半導体領域
５は、ｎ型のソース領域４より１μｍ程度中央部へ突出
しているのが望ましいが、０．５μｍ以上突出していれ
ばよい。両側のｐ型の埋め込み電圧制御ゲート半導体領
域５の間隔は２μｍが最適であるが、１μｍないし５μ
ｍであればよい。ｐ型ゲートコンタクト半導体領域６
が、ｐ型の埋め込み電圧制御ゲート半導体領域５の上の
端部領域に形成され、、埋め込み電圧制御ゲート半導体
領域５と、その上に形成されるｐ型の表面電圧制御ゲー
ト半導体領域１６とを接続している。ゲートコンタクト
領域６は、図３に示すように、ソース領域４から所定距
離離れていてもよく、また図４に示すように、ソース領
域４に接していてもよい。また、片側が接して他方の側
が離れていてもよい。なお、埋め込み電圧制御ゲート半
導体領域５とゲートコンタクト領域６は図の紙面に垂直
方向に連続する帯状であってもよい。表面電圧制御ゲー
ト半導体領域１６にはゲート電極２３が設けられてい
る。ｎ型ソース領域４を除くｎ型の活性領域３上に形成
されたｐ型表面電圧制御ゲート半導体領域７には、ゲー
ト電極２３が設けられている。表面に保護層７０を設け
るのが望ましい。本実施例では、ＳｉＣ接合型電界効果
トランジスタの形状は紙面に垂直な方向に長いストライ
プ状であるが、その形状は例えば円形や四角形等であっ
てもかまわない。
【００１９】本実施例の接合型電界効果トランジスタの
製造方法の一例を、図５及び図６の断面図を用いて説明
する。図５の（ａ）に示すように、まず、ｎ型のドレイ
ン領域１として機能する厚さ約３５０μｍのｎ型ＳｉＣ
基板上に、厚さ約５０μｍのｎ型のドリフト層２をエピ
タキシャル成長法等により形成する。次に、図５の
（ｂ）に示すように、ドリフト層２の中央部を除いてｐ
型の埋め込み電圧制御ゲート半導体領域５をアルミニウ
ム等のイオン打ち込み等により形成する。さらに図５の
（ｃ）に示すように、ドリフト層２の中央部と埋め込み
電圧制御ゲート半導体領域５の上に薄いｎ型の活性領域
３を形成する。そして図５の（ｄ）に示すように、両端
部において、ｐ型埋め込み電圧制御ゲート半導体領域５
に達するｐ型ゲートコンタクト半導体領域６を、アルミ
ニウムのイオン打ち込み法等により形成する。その上に
薄いｐ型表面電圧制御ゲート半導体領域７をエピタキシ
ャル成長法等の薄膜形成法により形成する。
製造方法の一例を、図５及び図６の断面図を用いて説明
する。図５の（ａ）に示すように、まず、ｎ型のドレイ
ン領域１として機能する厚さ約３５０μｍのｎ型ＳｉＣ
基板上に、厚さ約５０μｍのｎ型のドリフト層２をエピ
タキシャル成長法等により形成する。次に、図５の
（ｂ）に示すように、ドリフト層２の中央部を除いてｐ
型の埋め込み電圧制御ゲート半導体領域５をアルミニウ
ム等のイオン打ち込み等により形成する。さらに図５の
（ｃ）に示すように、ドリフト層２の中央部と埋め込み
電圧制御ゲート半導体領域５の上に薄いｎ型の活性領域
３を形成する。そして図５の（ｄ）に示すように、両端
部において、ｐ型埋め込み電圧制御ゲート半導体領域５
に達するｐ型ゲートコンタクト半導体領域６を、アルミ
ニウムのイオン打ち込み法等により形成する。その上に
薄いｐ型表面電圧制御ゲート半導体領域７をエピタキシ
ャル成長法等の薄膜形成法により形成する。
【００２０】次に、ｐ型表面電圧制御ゲート半導体領域
７の上にマスクを形成し、ホトリソ技術でエッチング加
工して図６の（ａ）に示すように所定の形状の表面電圧
制御ゲート半導体領域７及びゲートコンタクト領域１６
を得る。この表面電圧制御ゲート半導体領域７及びゲー
トコンタクト領域１６をマスクとして利用するセルフア
ラインにより、図６の（ｂ）に示すように、ｎ型ソース
領域４を窒素等のイオン打ち込み法や拡散法などにより
形成する。ｎ型ソース領域４は必ずしもｐ型ゲートコン
タクト半導体領域６に接触している必要はない。最後に
図６の（ｃ）に示すように、ｐ型表面電圧制御ゲート半
導体領域７及びゲートコンタクト領域１６の上にゲート
電極２３を形成する。またｎ型ソース領域４の上にソー
ス電極２２を形成する。さらに、ｎ型ドレイン領域１に
ドレイン電極２１を形成して完成する。
７の上にマスクを形成し、ホトリソ技術でエッチング加
工して図６の（ａ）に示すように所定の形状の表面電圧
制御ゲート半導体領域７及びゲートコンタクト領域１６
を得る。この表面電圧制御ゲート半導体領域７及びゲー
トコンタクト領域１６をマスクとして利用するセルフア
ラインにより、図６の（ｂ）に示すように、ｎ型ソース
領域４を窒素等のイオン打ち込み法や拡散法などにより
形成する。ｎ型ソース領域４は必ずしもｐ型ゲートコン
タクト半導体領域６に接触している必要はない。最後に
図６の（ｃ）に示すように、ｐ型表面電圧制御ゲート半
導体領域７及びゲートコンタクト領域１６の上にゲート
電極２３を形成する。またｎ型ソース領域４の上にソー
ス電極２２を形成する。さらに、ｎ型ドレイン領域１に
ドレイン電極２１を形成して完成する。
【００２１】本実施例のＳｉＣ接合型電界効果トランジ
スタでは、ドレインＤの電位がソースＳの電位より高い
状態で、ゲートＧとソースＳ間の電位を０Ｖにすると、
ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面
電圧制御ゲート半導体領域７と、これらの領域に接する
ｎ型活性領域３の接合部からビルトイン電圧に対応した
空乏層が広がり、ｎ型活性領域３をピンチオフ状態にで
きる。その結果、ソースＳとドレインＤ間の電流を遮断
することができノーマリオフとなる。ｎ型ソース領域４
の表面をｐ型表面電圧制御ゲート半導体領域７の表面よ
りも低い位置に構成しているので、ｎ型ソース領域４と
ｐ型表面電圧制御ゲート半導体領域７との接触部が少な
くなる。この接続部は高電界となる部分であるが、これ
を減らすことにより高電界部分を少なくでき、高耐圧の
ＳｉＣ接合型電界効果トランジスタを実現できる。
スタでは、ドレインＤの電位がソースＳの電位より高い
状態で、ゲートＧとソースＳ間の電位を０Ｖにすると、
ｐ型埋め込み電圧制御ゲート半導体領域５及びｐ型表面
電圧制御ゲート半導体領域７と、これらの領域に接する
ｎ型活性領域３の接合部からビルトイン電圧に対応した
空乏層が広がり、ｎ型活性領域３をピンチオフ状態にで
きる。その結果、ソースＳとドレインＤ間の電流を遮断
することができノーマリオフとなる。ｎ型ソース領域４
の表面をｐ型表面電圧制御ゲート半導体領域７の表面よ
りも低い位置に構成しているので、ｎ型ソース領域４と
ｐ型表面電圧制御ゲート半導体領域７との接触部が少な
くなる。この接続部は高電界となる部分であるが、これ
を減らすことにより高電界部分を少なくでき、高耐圧の
ＳｉＣ接合型電界効果トランジスタを実現できる。
【００２２】ドレインＤの電位をソースＳの電位より高
くし、かつゲートＧに、ソースＳを基準としてビルトイ
ン電圧以下の電圧を印加する。その結果ｐ型埋め込み電
圧制御ゲート半導体領域５とｐ型表面電圧制御ゲート半
導体領域７の間のｎ型活性領域３内の空乏層が狭くな
る。電流はドレインから両ｐ型埋め込み電圧制御ゲート
半導体領域５の間を通り、ｎ型活性領域３を経て、ソー
スＳに流れ込む。本実施例ではｎ型ソース領域４をｎ型
活性領域３にセルフアラインにより形成しているので、
矢印Ｊで示すｐ型表面電圧制御ゲート半導体領域７の端
部とｎ型ソース領域４の端部は段違いとなり、両端部間
にｎ型の半導体領域が存在しない。これにより、ｎ型ソ
ース領域４の、ｎ型活性領域３に接する縦の壁面部分の
抵抗が減少し、オン抵抗が低くなる。もしｎ型の半導体
領域が存在するとノイズ源となることを発明者は見いだ
しており、このｎ型の半導体領域をなくすことにより低
ノイズ化も実現できる。更に、ｎ型ソース領域４の、ｎ
型活性領域３に接する底面をｐ型表面電圧制御ゲート半
導体領域７の底面より低い位置にした結果、ｎ型ソース
領域４の下のｎ２半導体領域が薄くなり更にオン抵抗を
減らしかつノイズを減らすことができる。
くし、かつゲートＧに、ソースＳを基準としてビルトイ
ン電圧以下の電圧を印加する。その結果ｐ型埋め込み電
圧制御ゲート半導体領域５とｐ型表面電圧制御ゲート半
導体領域７の間のｎ型活性領域３内の空乏層が狭くな
る。電流はドレインから両ｐ型埋め込み電圧制御ゲート
半導体領域５の間を通り、ｎ型活性領域３を経て、ソー
スＳに流れ込む。本実施例ではｎ型ソース領域４をｎ型
活性領域３にセルフアラインにより形成しているので、
矢印Ｊで示すｐ型表面電圧制御ゲート半導体領域７の端
部とｎ型ソース領域４の端部は段違いとなり、両端部間
にｎ型の半導体領域が存在しない。これにより、ｎ型ソ
ース領域４の、ｎ型活性領域３に接する縦の壁面部分の
抵抗が減少し、オン抵抗が低くなる。もしｎ型の半導体
領域が存在するとノイズ源となることを発明者は見いだ
しており、このｎ型の半導体領域をなくすことにより低
ノイズ化も実現できる。更に、ｎ型ソース領域４の、ｎ
型活性領域３に接する底面をｐ型表面電圧制御ゲート半
導体領域７の底面より低い位置にした結果、ｎ型ソース
領域４の下のｎ２半導体領域が薄くなり更にオン抵抗を
減らしかつノイズを減らすことができる。
【００２３】この実施例の接合型電界効果トランジスタ
の耐圧は約５．５ｋＶである。オン抵抗は、ゲート電圧
を２．５Ｖとしたとき、約７５ｍΩｃｍ2と非常に低い
値であった。ノイズも１０-9Ｖ2／Ｈｚ以下と非常に低
い値であった。また、ゲートＧのゲート電圧をビルトイ
ン電圧（ＳｉＣでは約２．５Ｖ）以下の値にするため、
ゲートＧには空乏層の容量による電流しか流れず、駆動
電力を低く抑えることができる。また、ｎ型活性領域３
の厚さや不純物濃度によりトランジスタがノーマリオフ
とならない場合でも、小さいゲート電圧でｐ型埋め込み
電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲー
ト半導体領域７とｎ型活性領域３との接合部から空乏層
が広がる。その結果、ｎ型活性領域３がピンチオフし駆
動電力を低く抑えつつ高耐圧を実現できる。
の耐圧は約５．５ｋＶである。オン抵抗は、ゲート電圧
を２．５Ｖとしたとき、約７５ｍΩｃｍ2と非常に低い
値であった。ノイズも１０-9Ｖ2／Ｈｚ以下と非常に低
い値であった。また、ゲートＧのゲート電圧をビルトイ
ン電圧（ＳｉＣでは約２．５Ｖ）以下の値にするため、
ゲートＧには空乏層の容量による電流しか流れず、駆動
電力を低く抑えることができる。また、ｎ型活性領域３
の厚さや不純物濃度によりトランジスタがノーマリオフ
とならない場合でも、小さいゲート電圧でｐ型埋め込み
電圧制御ゲート半導体領域５及びｐ型表面電圧制御ゲー
ト半導体領域７とｎ型活性領域３との接合部から空乏層
が広がる。その結果、ｎ型活性領域３がピンチオフし駆
動電力を低く抑えつつ高耐圧を実現できる。
【００２４】本実施例では、ｎ型ソース領域４をセルフ
アラインにより形成することにより、ｐ型表面電圧制御
ゲート半導体領域７端部とｎ型ソース領域４端部の間に
ｎ型の半導体領域が存在しない。これにより低オン抵抗
化と低ノイズ化を同時に達成できるとともに、高い量産
性が得られる。また、図５の（ｃ）と図５の（ｄ）の工
程は逆にしてもよい。本製造方法に関しては本発明の本
質を損ねることなく各種の変形ができるものである。
アラインにより形成することにより、ｐ型表面電圧制御
ゲート半導体領域７端部とｎ型ソース領域４端部の間に
ｎ型の半導体領域が存在しない。これにより低オン抵抗
化と低ノイズ化を同時に達成できるとともに、高い量産
性が得られる。また、図５の（ｃ）と図５の（ｄ）の工
程は逆にしてもよい。本製造方法に関しては本発明の本
質を損ねることなく各種の変形ができるものである。
【００２５】《第２実施例》図７は本発明の第２実施例
の接合型電界効果トランジスタのセグメントの断面図で
ある。図７において、第２実施例の接合型電界効果トラ
ンジスタは、ｎ型ソース領域４がｎ型活性領域３を貫通
して、その底面がｐ型埋め込み電圧制御ゲート半導体領
域５と接するように構成されている。従って、ｎ型ソー
ス領域４とｐ型埋め込み電圧制御ゲート半導体領域５の
間にはｎ型活性領域３は存在しない。その他の構成は第
１実施例と同じであるので重複する説明は省略する。ｎ
型ソース領域４とｐ型埋め込み電圧制御ゲート半導体領
域５の間に活性領域３が存在すると熱雑音が発生する
が、本実施例では前記のように両者間に活性領域３がな
いので熱雑音は発生せず、さらに低ノイズ化が実現でき
た。また、ｎ型ソース領域４の体積が大きいので、ソー
ス抵抗も小さくなり、更にオン抵抗が減少した。本実施
例の接合型電界効果トランジスタの耐圧は約５．３ｋＶ
である。オン抵抗は、ゲート電圧を２．５Ｖとしたとき
約６５ｍΩｃｍ2であり、低い値であった。ノイズも４
×１０-10Ｖ2／Ｈｚ以下と極めて低い値であった。
の接合型電界効果トランジスタのセグメントの断面図で
ある。図７において、第２実施例の接合型電界効果トラ
ンジスタは、ｎ型ソース領域４がｎ型活性領域３を貫通
して、その底面がｐ型埋め込み電圧制御ゲート半導体領
域５と接するように構成されている。従って、ｎ型ソー
ス領域４とｐ型埋め込み電圧制御ゲート半導体領域５の
間にはｎ型活性領域３は存在しない。その他の構成は第
１実施例と同じであるので重複する説明は省略する。ｎ
型ソース領域４とｐ型埋め込み電圧制御ゲート半導体領
域５の間に活性領域３が存在すると熱雑音が発生する
が、本実施例では前記のように両者間に活性領域３がな
いので熱雑音は発生せず、さらに低ノイズ化が実現でき
た。また、ｎ型ソース領域４の体積が大きいので、ソー
ス抵抗も小さくなり、更にオン抵抗が減少した。本実施
例の接合型電界効果トランジスタの耐圧は約５．３ｋＶ
である。オン抵抗は、ゲート電圧を２．５Ｖとしたとき
約６５ｍΩｃｍ2であり、低い値であった。ノイズも４
×１０-10Ｖ2／Ｈｚ以下と極めて低い値であった。
【００２６】《第３実施例》図８は、本発明の第３実施
例のＳｉＣ接合型電界効果トランジスタのセグメントの
断面図である。本実施例では、図７に示す第２実施例の
接合型電界効果トランジスタの隣り合う両ｐ型埋め込み
電圧制御ゲート半導体領域５の間に、ｐ型の第２埋め込
み電圧制御ゲート半導体領域８を設けている。この領域
は複数あってもよい。図８の（ａ）の断面図（ｂ）に示
すように、第２埋め込み電圧制御ゲート半導体領域８は
図のようにｐ型埋め込みゲート半導体領域５とｐ型領域
８Ａで部分的に接続されている。その他の構成は第２実
施例のものと同じであるので重複する説明は省略する。
オフの時には、第２埋め込み電圧制御ゲート半導体領域
８とｎ型ドリフト層２との接合部から、ｐ型埋め込み電
圧制御ゲート半導体領域５及びドレイン領域１の方向に
空乏層が広がる。それによりＳｉＣ接合型電界効果トラ
ンジスタの高耐圧化が図れる。オンの時には、第２埋め
込み電圧制御ゲート半導体領域８とｐ型埋め込み電圧制
御ゲート半導体領域５との間に電流の通路となる複数の
チャネルがあるため、オン抵抗が減少する。本実施例の
ものでは、耐圧は６．２ｋＶであり、オン抵抗は７８ｍ
Ωｃｍ2であった。
例のＳｉＣ接合型電界効果トランジスタのセグメントの
断面図である。本実施例では、図７に示す第２実施例の
接合型電界効果トランジスタの隣り合う両ｐ型埋め込み
電圧制御ゲート半導体領域５の間に、ｐ型の第２埋め込
み電圧制御ゲート半導体領域８を設けている。この領域
は複数あってもよい。図８の（ａ）の断面図（ｂ）に示
すように、第２埋め込み電圧制御ゲート半導体領域８は
図のようにｐ型埋め込みゲート半導体領域５とｐ型領域
８Ａで部分的に接続されている。その他の構成は第２実
施例のものと同じであるので重複する説明は省略する。
オフの時には、第２埋め込み電圧制御ゲート半導体領域
８とｎ型ドリフト層２との接合部から、ｐ型埋め込み電
圧制御ゲート半導体領域５及びドレイン領域１の方向に
空乏層が広がる。それによりＳｉＣ接合型電界効果トラ
ンジスタの高耐圧化が図れる。オンの時には、第２埋め
込み電圧制御ゲート半導体領域８とｐ型埋め込み電圧制
御ゲート半導体領域５との間に電流の通路となる複数の
チャネルがあるため、オン抵抗が減少する。本実施例の
ものでは、耐圧は６．２ｋＶであり、オン抵抗は７８ｍ
Ωｃｍ2であった。
【００２７】《第４実施例》図９は、本発明の第４実施
例のＳｉＣ静電誘導型トランジスタのセグメントの断面
図である。本実施例では、第２実施例の図７に示す接合
型電界効果トランジスタのｐ型表面電圧制御ゲート半導
体領域７とｐ型埋め込み電圧制御ゲート半導体領域５に
挟まれた活性領域３の幅を減少する。上記活性領域３の
幅の減少にともなって、セグメントの図の左右方向の幅
も減少する。また対向する両埋め込み電圧制御ゲート半
導体領域５の間隔も狭くすることにより、耐圧を向上で
きる。あるいは低いゲート電圧でも電流を遮断できる。
活性領域３の幅を減らすことにより、活性領域３の抵抗
が減少する。
例のＳｉＣ静電誘導型トランジスタのセグメントの断面
図である。本実施例では、第２実施例の図７に示す接合
型電界効果トランジスタのｐ型表面電圧制御ゲート半導
体領域７とｐ型埋め込み電圧制御ゲート半導体領域５に
挟まれた活性領域３の幅を減少する。上記活性領域３の
幅の減少にともなって、セグメントの図の左右方向の幅
も減少する。また対向する両埋め込み電圧制御ゲート半
導体領域５の間隔も狭くすることにより、耐圧を向上で
きる。あるいは低いゲート電圧でも電流を遮断できる。
活性領域３の幅を減らすことにより、活性領域３の抵抗
が減少する。
【００２８】接合型電界効果トランジスタでは、オン時
に活性領域３を電流が流れると、活性領域３の中央部の
電位が、その領域の抵抗に比例して高くなる。流れる電
流が大きくなると、さらにその電位が高くなり、ｐ型表
面電圧制御ゲート半導体領域７及びｐ型埋め電圧制御ゲ
ート半導体領域５と逆バイアスになり、それらの接合か
ら空乏層が広がり、電流通路であるチャネルが狭くなり
電流が飽和する。しかし、本実施例のようにｐ型表面電
圧制御ゲート半導体領域７とｐ型埋め込み電圧制御ゲー
ト半導体領域５に挟まれた活性領域３の幅を狭くし抵抗
を減らすと、活性領域３の中央部の電位上昇が抑えら
れ、空乏層がチャネルに広がらないため、オン電流の飽
和が起きない静電誘導型トランジスタとなる。本実施例
の構造では、チャネル抵抗が小さいので、ソースＳとド
レインＤ間の抵抗全体に占めるソース抵抗の割合が大き
くなる。そこでｎ型ソース領域４の底面をｐ型埋め込み
電圧制御ゲート半導体領域５に接するように形成するこ
とにより、ソース抵抗を小さくできる。例えばオン抵抗
を５７ｍΩｃｍ2程度に低くすることができる。また、
隣り合うｐ型埋め込み電圧制御ゲート半導体領域５の間
隔を更に狭くすることにより、オフ時にｐ型埋め込み電
圧制御ゲート半導体領域５とｎ型ドリフト層２との接合
部から空乏層がドレイン領域１の方に広がる。この空乏
層が電圧を分担するので耐圧が向上する。本実施例の場
合、耐圧は６．２ｋＶで、オン抵抗は４８ｍΩｃｍ2で
あった。
に活性領域３を電流が流れると、活性領域３の中央部の
電位が、その領域の抵抗に比例して高くなる。流れる電
流が大きくなると、さらにその電位が高くなり、ｐ型表
面電圧制御ゲート半導体領域７及びｐ型埋め電圧制御ゲ
ート半導体領域５と逆バイアスになり、それらの接合か
ら空乏層が広がり、電流通路であるチャネルが狭くなり
電流が飽和する。しかし、本実施例のようにｐ型表面電
圧制御ゲート半導体領域７とｐ型埋め込み電圧制御ゲー
ト半導体領域５に挟まれた活性領域３の幅を狭くし抵抗
を減らすと、活性領域３の中央部の電位上昇が抑えら
れ、空乏層がチャネルに広がらないため、オン電流の飽
和が起きない静電誘導型トランジスタとなる。本実施例
の構造では、チャネル抵抗が小さいので、ソースＳとド
レインＤ間の抵抗全体に占めるソース抵抗の割合が大き
くなる。そこでｎ型ソース領域４の底面をｐ型埋め込み
電圧制御ゲート半導体領域５に接するように形成するこ
とにより、ソース抵抗を小さくできる。例えばオン抵抗
を５７ｍΩｃｍ2程度に低くすることができる。また、
隣り合うｐ型埋め込み電圧制御ゲート半導体領域５の間
隔を更に狭くすることにより、オフ時にｐ型埋め込み電
圧制御ゲート半導体領域５とｎ型ドリフト層２との接合
部から空乏層がドレイン領域１の方に広がる。この空乏
層が電圧を分担するので耐圧が向上する。本実施例の場
合、耐圧は６．２ｋＶで、オン抵抗は４８ｍΩｃｍ2で
あった。
【００２９】《第５実施例》図１０は、本発明の第５実
施例のＳｉＣ静電誘導型トランジスタのセグメントの断
面図である。本実施例では、第４実施例の図９における
活性領域３の中央部にｐ型領域９を設けている。その他
の構成は第４実施例のものと同じであるので、重複する
説明は省略する。このように構成することにより、ｐ型
埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧
制御ゲート半導体領域７とｎ型活性領域３の接合から活
性領域３内に空乏層が広がる。さらにｐ型領域９とｎ型
活性領域３との接合部からも空乏層が広がるため、ゲー
ト電圧が零又は低い場合でもｎ型活性領域３をピンチオ
フにすることができ、ＳｉＣ静電誘導型トランジスタの
高耐圧化が図れる。本実施例の場合、耐圧は５．９ｋＶ
で、オン抵抗は４３ｍΩｃｍ2であった。
施例のＳｉＣ静電誘導型トランジスタのセグメントの断
面図である。本実施例では、第４実施例の図９における
活性領域３の中央部にｐ型領域９を設けている。その他
の構成は第４実施例のものと同じであるので、重複する
説明は省略する。このように構成することにより、ｐ型
埋め込み電圧制御ゲート半導体領域５及びｐ型表面電圧
制御ゲート半導体領域７とｎ型活性領域３の接合から活
性領域３内に空乏層が広がる。さらにｐ型領域９とｎ型
活性領域３との接合部からも空乏層が広がるため、ゲー
ト電圧が零又は低い場合でもｎ型活性領域３をピンチオ
フにすることができ、ＳｉＣ静電誘導型トランジスタの
高耐圧化が図れる。本実施例の場合、耐圧は５．９ｋＶ
で、オン抵抗は４３ｍΩｃｍ2であった。
【００３０】《第６実施例》図１１は、本発明の第６実
施例のＳｉＣ接合型電界効果サイリスタのセグメントの
断面図である。図において、アノード領域１１として機
能する１０18から１０20ａｔｍ／ｃｍ3の高不純物濃度
のｐ型ＳｉＣの基板に、１０13から１０16ａｔｍ／ｃｍ
３の低不純物濃度のｎ型ドリフト層２を気相成長法等に
より形成する。ドリフト層２の上に、前記第２実施例の
場合と同様に、ｐ型の埋め込み電圧制御ゲート半導体領
域５を形成する。同様にしてｎ型活性領域３、ｐ型ゲー
トコンタクト半導体領域６、ｐ型表面電圧制御ゲート半
導体領域７、１６及びｎ型のカソード領域１４を順次形
成する。ｎ型のカソード領域１４の底部は電圧制御ゲー
ト半導体領域５に接している。カソード領域１４にカソ
ード電極２５、ｐ型表面電圧制御ゲート半導体領域７、
及びｐ型ゲートコンタクト領域１６にゲート電極２３を
設ける。最後に、アノード領域１１にアノード電極２４
を設ける。
施例のＳｉＣ接合型電界効果サイリスタのセグメントの
断面図である。図において、アノード領域１１として機
能する１０18から１０20ａｔｍ／ｃｍ3の高不純物濃度
のｐ型ＳｉＣの基板に、１０13から１０16ａｔｍ／ｃｍ
３の低不純物濃度のｎ型ドリフト層２を気相成長法等に
より形成する。ドリフト層２の上に、前記第２実施例の
場合と同様に、ｐ型の埋め込み電圧制御ゲート半導体領
域５を形成する。同様にしてｎ型活性領域３、ｐ型ゲー
トコンタクト半導体領域６、ｐ型表面電圧制御ゲート半
導体領域７、１６及びｎ型のカソード領域１４を順次形
成する。ｎ型のカソード領域１４の底部は電圧制御ゲー
ト半導体領域５に接している。カソード領域１４にカソ
ード電極２５、ｐ型表面電圧制御ゲート半導体領域７、
及びｐ型ゲートコンタクト領域１６にゲート電極２３を
設ける。最後に、アノード領域１１にアノード電極２４
を設ける。
【００３１】ゲートＧ及びカソードＫを０Ｖとし、アノ
ードＡに正の電圧を印加すると、ｐ型埋め込み電圧制御
ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体
領域７との間のｎ型活性領域３にビルトイン電圧に基づ
く空乏層が広がり、ｎ型活性領域３をピンチオフ状態に
する。これにより、順方向電圧に対する耐電圧性が生じ
る。ゲートＧ及びカソードＫを０Ｖとし、アノードＡに
負の電圧を印加すると、ｐ型アノード領域１１とドリフ
ト層２との接合部から空乏層が広がり、逆方向電圧に対
する耐電圧性が生じる。したがって、本実施例のＳｉＣ
サイリスタは順方向及び逆方向ともに高耐圧を実現でき
る。
ードＡに正の電圧を印加すると、ｐ型埋め込み電圧制御
ゲート半導体領域５及びｐ型表面電圧制御ゲート半導体
領域７との間のｎ型活性領域３にビルトイン電圧に基づ
く空乏層が広がり、ｎ型活性領域３をピンチオフ状態に
する。これにより、順方向電圧に対する耐電圧性が生じ
る。ゲートＧ及びカソードＫを０Ｖとし、アノードＡに
負の電圧を印加すると、ｐ型アノード領域１１とドリフ
ト層２との接合部から空乏層が広がり、逆方向電圧に対
する耐電圧性が生じる。したがって、本実施例のＳｉＣ
サイリスタは順方向及び逆方向ともに高耐圧を実現でき
る。
【００３２】アノードＡにビルトイン電圧以上の正の電
圧を印加し、ゲートＧにカソードＫを基準にしてビルト
イン電圧以下の正の電圧を印加すると、ｐ型埋め込み電
圧制御ゲート半導体領域５とｐ型表面電圧制御ゲート半
導体領域７との間のｎ型活性領域３内の空乏層の領域が
狭くなり、アノードＡから、隣り合う両ｐ型埋め込み電
圧制御ゲート半導体領域５の間を通り、ｎ型活性領域
３、ｎ型カソード領域１４を経て、カソードＫに至る電
流が流れる。この時、ｐ型アノード領域１１からｎ型ド
リフト層２内及びｎ型活性領域３に少数キャリアである
正孔が注入されるため、伝導度変調が生じオン抵抗が大
幅に低減する。また、ｎ型カソード領域１４をｐ型埋め
込み電圧制御ゲート半導体領域５に接触させているた
め、カソードＫとドリフト層２との間のカソード抵抗を
小さくでき、大きな電流密度においてもカソード損失を
小さくすることができる。カソード抵抗が小さいのでノ
イズも少ない。耐電圧５．３ｋＶのサイリスタの場合で
は、電流立ち上がり後のオン抵抗を６ｍΩｃｍ2以下に
することができた。
圧を印加し、ゲートＧにカソードＫを基準にしてビルト
イン電圧以下の正の電圧を印加すると、ｐ型埋め込み電
圧制御ゲート半導体領域５とｐ型表面電圧制御ゲート半
導体領域７との間のｎ型活性領域３内の空乏層の領域が
狭くなり、アノードＡから、隣り合う両ｐ型埋め込み電
圧制御ゲート半導体領域５の間を通り、ｎ型活性領域
３、ｎ型カソード領域１４を経て、カソードＫに至る電
流が流れる。この時、ｐ型アノード領域１１からｎ型ド
リフト層２内及びｎ型活性領域３に少数キャリアである
正孔が注入されるため、伝導度変調が生じオン抵抗が大
幅に低減する。また、ｎ型カソード領域１４をｐ型埋め
込み電圧制御ゲート半導体領域５に接触させているた
め、カソードＫとドリフト層２との間のカソード抵抗を
小さくでき、大きな電流密度においてもカソード損失を
小さくすることができる。カソード抵抗が小さいのでノ
イズも少ない。耐電圧５．３ｋＶのサイリスタの場合で
は、電流立ち上がり後のオン抵抗を６ｍΩｃｍ2以下に
することができた。
【００３３】《第７実施例》図１２は、本発明の第７実
施例の、ＳｉＣを用いた静電誘導型サイリスタのセグメ
ントの断面図である。本実施例のサイリスタは、第６実
施例の図１１に示すサイリスタの極性を反転しており、
チャネルはｐ型である。ｎ型表面電圧制御ゲート半導体
領域３８とｎ型埋め込み電圧制御ゲート３５に挟まれた
活性領域３３の幅を縮小し、両ｐ型アノード領域３１の
間の距離を縮めることにより、チャネル抵抗を小さくし
て、オン電流の飽和を起こさない静電誘導現象が生じる
ようにしている。本構造では、チャネル抵抗が小さいの
で、ｐ型アノード領域３１の抵抗であるアノード抵抗
の、アノードＡとカソードＫ間の抵抗に占める割合が大
きくなる。本実施例ではｐ型アノード領域３１の底面が
ｎ型埋め込み電圧制御ゲート半導体領域３５に接してい
るので、アノード抵抗を小さくすることができる。本実
施例のサイリスタの場合ｎ型カソード領域３４からｐ型
ドリフト層３２に少数キャリアの電子が注入されるの
で、ｐ型ドリフト層３２やｐ型活性領域３３の抵抗が大
幅に低減される。従って相対的にアノード抵抗の比率が
大きくなるが、前記のようにアノード抵抗を小さくする
ことがカソードＫとアノードＡ間の抵抗の低減に寄与す
る。また、隣り合うｎ型埋め込み電圧制御ゲート半導体
領域３５の間隔を狭くすることにより、オフ時にｎ型埋
め込み電圧制御ゲート半導体領域３５とｐ型ドリフト層
３２との接合部から空乏層がカソードＫの方に広がって
電圧を分担するので、耐圧が高くなる。
施例の、ＳｉＣを用いた静電誘導型サイリスタのセグメ
ントの断面図である。本実施例のサイリスタは、第６実
施例の図１１に示すサイリスタの極性を反転しており、
チャネルはｐ型である。ｎ型表面電圧制御ゲート半導体
領域３８とｎ型埋め込み電圧制御ゲート３５に挟まれた
活性領域３３の幅を縮小し、両ｐ型アノード領域３１の
間の距離を縮めることにより、チャネル抵抗を小さくし
て、オン電流の飽和を起こさない静電誘導現象が生じる
ようにしている。本構造では、チャネル抵抗が小さいの
で、ｐ型アノード領域３１の抵抗であるアノード抵抗
の、アノードＡとカソードＫ間の抵抗に占める割合が大
きくなる。本実施例ではｐ型アノード領域３１の底面が
ｎ型埋め込み電圧制御ゲート半導体領域３５に接してい
るので、アノード抵抗を小さくすることができる。本実
施例のサイリスタの場合ｎ型カソード領域３４からｐ型
ドリフト層３２に少数キャリアの電子が注入されるの
で、ｐ型ドリフト層３２やｐ型活性領域３３の抵抗が大
幅に低減される。従って相対的にアノード抵抗の比率が
大きくなるが、前記のようにアノード抵抗を小さくする
ことがカソードＫとアノードＡ間の抵抗の低減に寄与す
る。また、隣り合うｎ型埋め込み電圧制御ゲート半導体
領域３５の間隔を狭くすることにより、オフ時にｎ型埋
め込み電圧制御ゲート半導体領域３５とｐ型ドリフト層
３２との接合部から空乏層がカソードＫの方に広がって
電圧を分担するので、耐圧が高くなる。
【００３４】本実施例では、ｐ型ドリフト層３２とｐ型
活性領域３３の不純物濃度を５×１０14ａｔｍ／ｃ
ｍ3、厚さをそれぞれ１５０μｍと１．２μｍにしてい
る。本実施例のサイリスタの耐圧はゲートＧの電圧が０
Ｖのとき、順方向及び逆方向とも１５０００Ｖ以上であ
る。また立ち上がり後のオン抵抗は、ゲート電圧が２．
５Ｖのとき３２ｍΩｃｍ2と非常に小さな値にすること
ができた。本実施例では、ｐ型基板はその抵抗を低くで
きないという、現状のＳｉＣ技術の問題点にかんがみ、
抵抗の低いｎ型基板を用いている。その結果オン時にお
いて、オン電圧を低くくできるという効果が得られる。
オン電圧はたとえば、１００Ａ／ｃｍ2 の電流密度で
４．４Ｖであり極めて低い値になった。
活性領域３３の不純物濃度を５×１０14ａｔｍ／ｃ
ｍ3、厚さをそれぞれ１５０μｍと１．２μｍにしてい
る。本実施例のサイリスタの耐圧はゲートＧの電圧が０
Ｖのとき、順方向及び逆方向とも１５０００Ｖ以上であ
る。また立ち上がり後のオン抵抗は、ゲート電圧が２．
５Ｖのとき３２ｍΩｃｍ2と非常に小さな値にすること
ができた。本実施例では、ｐ型基板はその抵抗を低くで
きないという、現状のＳｉＣ技術の問題点にかんがみ、
抵抗の低いｎ型基板を用いている。その結果オン時にお
いて、オン電圧を低くくできるという効果が得られる。
オン電圧はたとえば、１００Ａ／ｃｍ2 の電流密度で
４．４Ｖであり極めて低い値になった。
【００３５】《第８実施例》図１３は、本発明の第８実
施例の、ＳｉＣを用いた接合型電界効果トランジスタの
セグメントの断面図である。本実施例のトランジスタ
は、図１の第１実施例の接合型電界効果トランジスタと
同じ構成において、ｐ型表面電圧制御ゲート半導体領域
７及びｎ型ソース領域４の上にソース電極４０を設けて
いる。ゲート電極２３は、ｐ型の表面電圧制御ゲート半
導体領域１６の上に形成している。その他の構成は第１
実施例のものと同じである。本実施例では、ソース電極
４０の面積を大きくすることができるので、ソース電極
４０の抵抗を大幅に低減することができるという特徴が
ある。
施例の、ＳｉＣを用いた接合型電界効果トランジスタの
セグメントの断面図である。本実施例のトランジスタ
は、図１の第１実施例の接合型電界効果トランジスタと
同じ構成において、ｐ型表面電圧制御ゲート半導体領域
７及びｎ型ソース領域４の上にソース電極４０を設けて
いる。ゲート電極２３は、ｐ型の表面電圧制御ゲート半
導体領域１６の上に形成している。その他の構成は第１
実施例のものと同じである。本実施例では、ソース電極
４０の面積を大きくすることができるので、ソース電極
４０の抵抗を大幅に低減することができるという特徴が
ある。
【００３６】《第９実施例》図１４は、本発明の第９実
施例の、ＳｉＣを用いた静電誘導型トランジスタのセグ
メントの断面図である。本実施例のトランジスタは、図
９の第４実施例の静電誘導型トランジスタの中央部に、
ｐ型の第３埋め込み電圧制御ゲート半導体領域１０、ｎ
型ソース領域４４及びソース電極４２を設けている。ｎ
型ソース領域４４の両側には、ｎ型活性領域４３が設け
られ、その上にそれぞれのゲート電極４６が設けられて
いる。各ｐ型埋め込み電圧制御ゲート半導体領域５と、
ｐ型第３埋め込み電圧制御ゲート半導体領域１０の間隔
は約２μｍである。この構造にすることにより、全領域
に対する、ｎ型活性領域４３とソース領域４４からなる
領域の割合を大きくでき、低損失化が実現できる。本実
施例では、耐電圧５．３ｋＶで、オン抵抗が６９ｍΩｃ
ｍ2のトランジスタが得られた。
施例の、ＳｉＣを用いた静電誘導型トランジスタのセグ
メントの断面図である。本実施例のトランジスタは、図
９の第４実施例の静電誘導型トランジスタの中央部に、
ｐ型の第３埋め込み電圧制御ゲート半導体領域１０、ｎ
型ソース領域４４及びソース電極４２を設けている。ｎ
型ソース領域４４の両側には、ｎ型活性領域４３が設け
られ、その上にそれぞれのゲート電極４６が設けられて
いる。各ｐ型埋め込み電圧制御ゲート半導体領域５と、
ｐ型第３埋め込み電圧制御ゲート半導体領域１０の間隔
は約２μｍである。この構造にすることにより、全領域
に対する、ｎ型活性領域４３とソース領域４４からなる
領域の割合を大きくでき、低損失化が実現できる。本実
施例では、耐電圧５．３ｋＶで、オン抵抗が６９ｍΩｃ
ｍ2のトランジスタが得られた。
【００３７】《第１０実施例》図１５は、本発明の各実
施例を適用したＳｉＣ静電誘導型トランジスタと、Ｓｉ
Ｃダイオードを用いて、電力用インバータ装置を構成し
た例を示す回路図である。６個の静電誘導型トランジス
タＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３
１、ＳＷ３２およびダイオードＤ１１、Ｄ１２、Ｄ２
１、Ｄ２２、Ｄ３１、Ｄ３２により直流を三相交流に変
換する。本インバータ装置は、一対の直流入力端子５１
及び５２、並びに三相交流の相数に等しい３個の交流出
力端子６１、６２及び６３を備えている。直流入力端子
５１、５２に直流電源を接続し、静電誘導型トランジス
タＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３
１、ＳＷ３２をスイッチング動作させることにより、直
流電力を交流電力に変換して交流出力端子６１、６２、
６３に出力する。直流入力端子５１、５２間には、直列
接続された静電誘導型トランジスタＳＷ１１とＳＷ１
２、ＳＷ２１とＳＷ２２、ＳＷ３１とＳＷ３２の各両端
子が接続される。各静電誘導型トランジスタＳＷ１１と
ＳＷ１２、ＳＷ２１とＳＷ２２、ＳＷ３１とＳＷ３２の
組における２個の静電誘導型トランジスタの接続点から
交流出力端子６１、６２、６３がそれぞれ取り出され
る。高耐圧インバータ装置に本発明による半導体装置を
適用することにより半導体装置を高耐圧化できるので、
直流電力が高くても半導体装置の直列数が少なくてす
む。さらに半導体装置は、高耐圧でも低損失である。し
たがって、高耐圧インバータ装置のコンパクト化、低損
失化、低ノイズ化を達成できる。したがって、インバー
タ装置を用いたシステムの低コスト、高効率化が実現で
きる。本発明は、インバータ装置以外にも、スイッチン
グ電源、整流器などの電力変換装置に適用できるもので
ある。
施例を適用したＳｉＣ静電誘導型トランジスタと、Ｓｉ
Ｃダイオードを用いて、電力用インバータ装置を構成し
た例を示す回路図である。６個の静電誘導型トランジス
タＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３
１、ＳＷ３２およびダイオードＤ１１、Ｄ１２、Ｄ２
１、Ｄ２２、Ｄ３１、Ｄ３２により直流を三相交流に変
換する。本インバータ装置は、一対の直流入力端子５１
及び５２、並びに三相交流の相数に等しい３個の交流出
力端子６１、６２及び６３を備えている。直流入力端子
５１、５２に直流電源を接続し、静電誘導型トランジス
タＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３
１、ＳＷ３２をスイッチング動作させることにより、直
流電力を交流電力に変換して交流出力端子６１、６２、
６３に出力する。直流入力端子５１、５２間には、直列
接続された静電誘導型トランジスタＳＷ１１とＳＷ１
２、ＳＷ２１とＳＷ２２、ＳＷ３１とＳＷ３２の各両端
子が接続される。各静電誘導型トランジスタＳＷ１１と
ＳＷ１２、ＳＷ２１とＳＷ２２、ＳＷ３１とＳＷ３２の
組における２個の静電誘導型トランジスタの接続点から
交流出力端子６１、６２、６３がそれぞれ取り出され
る。高耐圧インバータ装置に本発明による半導体装置を
適用することにより半導体装置を高耐圧化できるので、
直流電力が高くても半導体装置の直列数が少なくてす
む。さらに半導体装置は、高耐圧でも低損失である。し
たがって、高耐圧インバータ装置のコンパクト化、低損
失化、低ノイズ化を達成できる。したがって、インバー
タ装置を用いたシステムの低コスト、高効率化が実現で
きる。本発明は、インバータ装置以外にも、スイッチン
グ電源、整流器などの電力変換装置に適用できるもので
ある。
【００３８】本発明はさらに多くの適用範囲あるいは派
生構造をカバーするものである。前記各実施例では、Ｓ
ｉＣを用いた素子の場合のみを例に挙げて述べたが、本
発明は、特に、ダイヤモンド、ガリウムナイトライドな
どのワイドギャップ半導体材料を用いた半導体素子に有
効に適用できる。前記第１ないし第８実施例では、ドリ
フト層２がｎ型の素子の場合について述べたが、ドリフ
ト層２がｐ型の素子の場合には、他の要素のｎ型領域を
ｐ型領域に、ｐ型領域をｎ型領域に置き変えることによ
り、本発明の構成を適用できる。
生構造をカバーするものである。前記各実施例では、Ｓ
ｉＣを用いた素子の場合のみを例に挙げて述べたが、本
発明は、特に、ダイヤモンド、ガリウムナイトライドな
どのワイドギャップ半導体材料を用いた半導体素子に有
効に適用できる。前記第１ないし第８実施例では、ドリ
フト層２がｎ型の素子の場合について述べたが、ドリフ
ト層２がｐ型の素子の場合には、他の要素のｎ型領域を
ｐ型領域に、ｐ型領域をｎ型領域に置き変えることによ
り、本発明の構成を適用できる。
【００３９】
【発明の効果】以上各実施例について詳細に説明したと
ころから明らかなように、本発明の電圧制御型半導体装
置では、薄い活性領域の上面に表面電圧制御ゲート半導
体領域を設け、活性領域の下面の中央部に電流通路を有
する埋め込み電圧制御ゲート半導体領域を設けている。
薄い活性領域の両端部に、表面電圧制御ゲート半導体領
域よりもその表面と底面がそれぞれ低位置でかつ端部が
同位置になるソース領域を形成することにより、高耐
圧、低オン抵抗・低ノイズの電圧制御型半導体装置を実
現できる。また、表面電圧制御ゲート半導体領域を先に
形成することにより、セルフアラインによりソース領域
を形成でき、量産性がよくなる。
ころから明らかなように、本発明の電圧制御型半導体装
置では、薄い活性領域の上面に表面電圧制御ゲート半導
体領域を設け、活性領域の下面の中央部に電流通路を有
する埋め込み電圧制御ゲート半導体領域を設けている。
薄い活性領域の両端部に、表面電圧制御ゲート半導体領
域よりもその表面と底面がそれぞれ低位置でかつ端部が
同位置になるソース領域を形成することにより、高耐
圧、低オン抵抗・低ノイズの電圧制御型半導体装置を実
現できる。また、表面電圧制御ゲート半導体領域を先に
形成することにより、セルフアラインによりソース領域
を形成でき、量産性がよくなる。
【図１】本発明の第１実施例の接合型電界効果トランジ
スタの断面図
スタの断面図
【図２】図１のII−II断面図
【図３】図２のIII−III断面図
【図４】第１実施例の他の例の接合型電界効果トランジ
スタの断面図
スタの断面図
【図５】本発明の第１実施例の接合型電界効果トランジ
スタの製造方法の前半の工程を示す断面図
スタの製造方法の前半の工程を示す断面図
【図６】本発明の第１実施例の接合型電界効果トランジ
スタの製造方法の後半の工程を示す断面図
スタの製造方法の後半の工程を示す断面図
【図７】本発明の第２実施例の接合型電界効果トランジ
スタの断面図
スタの断面図
【図８】（ａ）は本発明の第３実施例の接合型電界効果
トランジスタの断面図 （ｂ）は（ａ）のｂ−ｂ断面図
トランジスタの断面図 （ｂ）は（ａ）のｂ−ｂ断面図
【図９】本発明の第４実施例の静電誘導型トランジスタ
の断面図
の断面図
【図１０】本発明の第５実施例の静電誘導型トランジス
タの断面図
タの断面図
【図１１】本発明の第６実施例の接合型電界効果サイリ
スタの断面図
スタの断面図
【図１２】本発明の第７実施例の静電誘導型サイリスタ
の断面図
の断面図
【図１３】本発明の第８実施例の接合型電界効果トラン
ジスタの断面図
ジスタの断面図
【図１４】本発明の第９実施例の静電誘導型トランジス
タの断面図
タの断面図
【図１５】本発明の半導体装置を用いた第１０実施例の
電力用インバータの回路図
電力用インバータの回路図
【図１６】従来の蓄積型電界効果トランジスタＡＣＣＵ
ＦＥＴの断面図
ＦＥＴの断面図
【図１７】従来の静電誘導型トランジスタの断面図
１ ドレイン領域 ２ ドリフト層 ３ 活性領域 ４ ソース領域 ５ 埋め込み電圧制御ゲート半導体領域 ６、１６ ゲートコンタクト半導体領域 ７ 表面電圧制御ゲート半導体領域 ８ 第２埋め込み電圧制御ゲート半導体領域 ９ ｐ型領域 １０ 第３埋め込み電圧制御ゲート半導体領域 １１ アノード領域 １４ カソード領域 ２１ ドレイン電極 ２２ ソース電極 ２３ ゲート電極 ２４ アノード電極 ２５ カソード電極 ３１ アノード領域 ３２ ドリフト層 ３３ 活性領域 ３４ カソード領域 ３５ 埋め込み電圧制御ゲート半導体領域 ３６、３８ ゲートコンタクト半導体領域 ３７ 表面電圧制御ゲート半導体領域 ４２ ソース電極 ４３ ｎ型活性領域 ４４ ソース領域 ４６ ゲート電極 ５１、５２ 直流入力端子 ６１、６２、６３ 交流出力端子 ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、
ＳＷ３２ 静電誘導型トランジスタ Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２ ダ
イオード １０１：ドレイン領域 １０２：ドリフト層 １０３：チャネル層 １０４： ゲート絶縁膜 １０５： ゲート電極 １０６： ドレイン電極 １０７： ソース電極 １０８： 埋め込み領域 １０９、１１０：ゲート領域 １１２：ｎ型領域 １１２Ａ：チャネル Ａ： アノード Ｄ： ドレイン Ｇ： ゲート Ｋ： カソード Ｓ： ソース
ＳＷ３２ 静電誘導型トランジスタ Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２ ダ
イオード １０１：ドレイン領域 １０２：ドリフト層 １０３：チャネル層 １０４： ゲート絶縁膜 １０５： ゲート電極 １０６： ドレイン電極 １０７： ソース電極 １０８： 埋め込み領域 １０９、１１０：ゲート領域 １１２：ｎ型領域 １１２Ａ：チャネル Ａ： アノード Ｄ： ドレイン Ｇ： ゲート Ｋ： カソード Ｓ： ソース
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F005 AA01 AB01 AB03 AC02 AE01 AE07 AF01 AH02 CA05 GA01 5F102 FA01 FA03 FB01 GA01 GA14 GB04 GC07 GC08 GD04 GJ02 GJ10 GV05 HA02 HC01 HC07 HC15
Claims (16)
- 【請求項１】 第１の導電型及び第２の導電型の内のい
ずれか一方の高不純物濃度の半導体基板、 前記半導体基板の上に形成した、低不純物濃度の第１の
導電型及び第２の導電型の内のいずれか一方のドリフト
層、 前記ドリフト層の表面の一部分に形成した、第２の導電
型及び第１の導電型の内のいずれか一方の埋め込み電圧
制御ゲート半導体領域、 前記埋め込み電圧制御ゲート半導体領域の上面の一部分
を含みドリフト層の上面に形成した第１の導電型及び第
２の導電型の内のいずれか一方の薄い活性領域、 前記埋め込み電圧制御ゲート半導体領域の上面におい
て、前記活性領域内に形成した、第２の導電型及び第１
の導電型の内のいずれか一方のゲートコンタクト半導体
領域、 前記活性領域の表面に形成した第１の導電型及び第２の
導電型の内のいずれか一方の第１の半導体領域、 前記第１の半導体領域に形成した第１の電極、 前記活性領域の表面に形成した、第２の導電型及び第１
の導電型の内のいずれか一方の表面電圧制御ゲート半導
体領域及びゲートコンタクト半導体領域、 前記表面電圧制御ゲート半導体領域及びゲートコンタク
ト半導体領域にそれぞれ形成したゲート電極、及び前記
半導体基板の、前記ドリフト層を有する面の反対面に形
成した第２の電極を少なくとも備える電圧制御型半導体
装置。 - 【請求項２】 第１の導電型の高不純物濃度の半導体基
板、 前記半導体基板の上に形成した、低不純物濃度の第１の
導電型のドリフト層、 前記ドリフト層の表面の一部分に形成した、第２の導電
型の埋め込み電圧制御ゲート半導体領域、 前記埋め込み電圧制御ゲート半導体領域の上面に形成し
た第１の導電型の薄い活性領域、 前記埋め込み電圧制御ゲート半導体領域の上面におい
て、前記活性領域内に形成した、第２の導電型のゲート
コンタクト半導体領域、 前記活性領域の端部領域の表面に形成した第１の導電型
のソース領域、 前記ソース領域に形成したソース電極、 前記活性領域の表面に形成した、第２の導電型の表面電
圧制御ゲート半導体領域、 前記表面電圧制御ゲート半導体領域及びゲートコンタク
ト半導体領域にそれぞれ形成したゲート電極、及び前記
半導体基板の、前記ドリフト層を有する面の反対面に形
成したドレイン電極を備える電圧制御型半導体装置。 - 【請求項３】 前記ソース領域を、前記埋め込み電圧制
御ゲート半導体領域に接するように形成した請求項２記
載の電圧制御型半導体装置。 - 【請求項４】 前記埋め込み電圧制御ゲート半導体領域
の近傍の前記ドリフト層内に、前記ゲート電極に接続さ
れた他の埋め込み電圧制御ゲート半導体領域を形成した
請求項２記載の電圧制御型半導体装置。 - 【請求項５】 前記ソース電極を、前記活性領域上の表
面電圧制御ゲート半導体領域の上面及びソース領域の上
面に形成したことを特徴とする請求項２記載の電圧制御
型半導体装置。 - 【請求項６】 前記ドリフト層の表面の、前記埋め込み
電圧制御ゲート半導体領域の近傍に形成した第２の導電
型の別の埋め込み電圧制御ゲート半導体領域、及び前記
別の埋め込み電圧制御ゲート半導体領域の少なくとも一
部に設けられ、かつ前記活性領域の近傍に形成した第１
の導電型のソース領域を更に備える請求項２記載の電圧
制御型半導体装置。 - 【請求項７】 第１の導電型の高不純物濃度の半導体基
板、 前記半導体基板の上に形成した、低不純物濃度の第１の
導電型のドリフト層、 前記ドリフト層の表面に、所定の間隔を設けて形成し
た、第２の導電型の埋め込み電圧制御ゲート半導体領
域、 前記埋め込み電圧制御ゲート半導体領域の上面の一部分
を含み前記ドリフト層の表面に形成した第１の導電型の
薄い活性領域、 前記埋め込み電圧制御ゲート半導体領域の上面におい
て、前記活性領域内に形成した、第２の導電型のゲート
コンタクト半導体領域、 前記活性領域の表面に形成した第１の導電型のソース領
域、 前記ソース領域に形成したソース電極、 前記活性領域の一部の表面に形成した、第２の導電型の
表面電圧制御ゲート半導体領域、 前記表面電圧制御ゲート半導体領域およびゲートコンタ
クト半導体領域に形成したゲート電極、及び前記半導体
基板の、前記ドリフト層を有する面の反対面に形成した
ドレイン電極を備える電圧制御型半導体装置。 - 【請求項８】 前記活性領域の中央部に少なくとも１つ
の第２の導電型の半導体領域を設けたことを特徴とする
請求項７記載の電圧制御型半導体装置。 - 【請求項９】 第２の導電型の高不純物濃度の半導体基
板、 前記半導体基板の上に形成した、低不純物濃度の第１の
導電型のドリフト層、 前記ドリフト層の表面の両端部領域に形成した、第２の
導電型の埋め込み電圧制御ゲート半導体領域、 前記埋め込み電圧制御ゲート半導体領域の上面の一部分
を含み前記ドリフト層の中央領域の表面に形成した第１
の導電型の薄い活性領域、 前記活性領域の両端部領域に隣接して形成した第１の導
電型のカソード領域、 前記埋め込み電圧制御ゲート半導体領域の上面の端部領
域において、前記ソース領域端部に形成した、第２の導
電型のゲートコンタクト半導体領域、 前記カソード領域に接して形成したカソード電極、 前記活性領域の表面に形成した、第２の導電型の表面電
圧制御ゲート半導体領域、 前記表面電圧制御ゲート半導体領域およびゲートコンタ
クト半導体領域に接して形成したゲート電極、及び前記
半導体基板の、前記ドリフト層を有する面の反対面に形
成したアノード電極を備える電圧制御型半導体装置。 - 【請求項１０】 第１の導電型の高不純物濃度の半導体
基板、 前記半導体基板の上に形成した、低不純物濃度の第２の
導電型のドリフト層、 前記ドリフト層の表面に、中央部に所定の間隔を設けて
形成した、第１の導電型の埋め込み電圧制御ゲート半導
体領域、 前記埋め込み電圧制御ゲート半導体領域の上面の一部分
を含み前記ドリフト層の中央領域の表面に形成した第２
の導電型の薄い活性領域、 前記活性領域の両端部領域に隣接して形成した第２の導
電型のアノード領域、 前記埋め込み電圧制御ゲート半導体領域の上面の端部領
域において、前記アノード領域に接するように形成し
た、第２の導電型のゲートコンタクト半導体領域、 前記アノード領域に接して形成したアノード電極、 前記活性領域及びゲートコンタクト半導体領域の表面に
形成した、第１の導電型の表面電圧制御ゲート半導体領
域、 前記表面電圧制御ゲート半導体領域に接して形成したゲ
ート電極、及び前記半導体基板の、前記ドリフト層を有
する面の反対面に形成したカソード電極を備える電圧制
御型半導体装置。 - 【請求項１１】 前記第２の導電型のゲートコンタクト
半導体領域と第１の導電型のソース領域との間に、活性
領域が介在することを特徴とする請求項２から１０のい
ずれかに記載の電圧制御型半導体装置。 - 【請求項１２】 前記ドリフト層の表面において島状に
形成した第２の導電型の埋め込み電圧制御ゲート半導体
領域、及び前記埋め込み電圧制御ゲート半導体領域の上
の前記活性領域内に形成されたゲートコンタクト領域を
有する請求項２から１０のいずれかに記載の電圧制御型
半導体装置。 - 【請求項１３】 前記ゲートコンタクト半導体領域を、
前記ソース領域に接するように形成した請求項２から１
０のいずれかに記載の電圧制御型半導体装置。 - 【請求項１４】 前記ゲートコンタクト半導体領域を、
前記ソース領域に並行するように形成した請求項２から
１０のいずれかに記載の電圧制御型半導体装置。 - 【請求項１５】 第１の導電型の高不純物濃度の半導体
基板の上に低不純物濃度の第１の導電型のドリフト層を
形成するステップ、 前記ドリフト層の表面の両端部領域に第２の導電型の埋
め込み電圧制御ゲート半導体領域を形成するステップ、 前記埋め込み電圧制御ゲート半導体領域の上面の一部分
を含み前記ドリフト層の中央領域の表面に第１の導電型
の薄い活性領域を形成するステップ、 前記埋め込み電圧制御ゲート半導体領域の上面の端部領
域において、前記活性領域端部に接するように第２の導
電型のゲートコンタクト半導体領域を形成するステッ
プ、 前記活性領域の端部領域の表面に第１の導電型のソース
領域を形成するステップ、 前記ソース領域に接してソース電極を形成するステッ
プ、 前記活性領域の表面に第２の導電型の表面電圧制御ゲー
ト半導体領域を形成するステップ、 前記表面電圧制御ゲート半導体領域及びゲートコンタク
ト半導体領域に接してゲート電極を形成するステップ、
及び前記半導体基板の、前記ドリフト層を有する面の反
対面にドレイン電極を形成するステップ、 を備える電圧制御型半導体装置の製造方法。 - 【請求項１６】 直流電源の両極間に、２個の半導体装
置を直列に接続し、かつ各半導体装置に逆並列にダイオ
ードを接続した直列接続体を、少なくとも３個接続した
電力変換装置であって、 前記半導体装置に、請求項１ないし１４のいずれかに記
載の電圧制御型半導体装置を用いたことを特徴とする電
力変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05627299A JP3706267B2 (ja) | 1999-03-03 | 1999-03-03 | 電圧制御型半導体装置とその製法及びそれを用いた電力変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05627299A JP3706267B2 (ja) | 1999-03-03 | 1999-03-03 | 電圧制御型半導体装置とその製法及びそれを用いた電力変換装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005114018A Division JP4339813B2 (ja) | 2005-04-11 | 2005-04-11 | 電圧制御型半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000252475A true JP2000252475A (ja) | 2000-09-14 |
| JP3706267B2 JP3706267B2 (ja) | 2005-10-12 |
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|---|---|---|---|
| JP05627299A Expired - Fee Related JP3706267B2 (ja) | 1999-03-03 | 1999-03-03 | 電圧制御型半導体装置とその製法及びそれを用いた電力変換装置 |
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