JP4783551B2 - スイッチング素子と縁部素子とを備えた半導体装置 - Google Patents

Description

本発明は、内部に電流回路が延びており、アノード電極及びカソード電極により接続される第１の半導体領域、制御電極に加わる制御電圧により電流制御を行う、第１の半導体領域内の少なくとも一部に配置された第１の空乏層、及びこの第１の半導体領域内の少なくとも一部に埋込んだ第１の導電形の島領域を有する少なくとも１つのスイッチング素子を含み、電流を制御及びスイッチングするための半導体装置に関する。この種の半導体装置は、国際特許出願公開第００／１６４０３号パンフレットから公知である。

負荷に定格電流を供給するには、負荷は通常スイッチング装置を介して電力供給網に接続される。スイッチング過程時及び短絡の際にも、明らかに定格電流を超える過負荷電流が発生する。負荷を保護するため、負荷と電気回路網との間に接続されるスイッチング装置は、この過負荷電流を制限し、かつまた遮断せねばならない。更に例えばインバータ技術での使用があり、その際負荷は逆方向電圧の際にも確実に供給網から分離されるべきである。上記の機能に関し、半導体装置の形の電流を制限するスイッチが公知である。

国際特許出願公開第００／１６４０３号及び同第０２／０９１９５号パンフレットには、電流回路のアノード、カソード電極間を流れる電流を制御する半導体装置が夫々記載されている。それらは、電流をオン、オフしたり或いは最大値を制限したりする。この半導体装置の活性部分は、所定の導電形、特にｎ形の第１の半導体領域から成る。導電形は半導体領域がドープされているキャリアの形により定まる。電流の制御と調整のため、第１の半導体領域内に、電流の通路内に配置された少なくとも１つの横形チャネル領域を備えている。横或いは水平とは、この場合第１の半導体領域の主表面に平行な方向を意味する。それに対して垂直とは、主表面に対し垂直に延びる方向を言う。横形のチャネル領域は垂直方向に、少なくとも１つのｐｎ接合、特にｐｎ接合の空乏層、即ちキャリアの乏しい、従って電気抵抗の高い帯域により制限される。この空乏層の垂直方向の寸法は、特に制御電圧により調整可能である。このｐｎ接合は、第１の半導体領域と第２のｐ導電性領域との間に存在する。この横形チャネル領域を垂直方向に制限する第２のｐｎ接合は、第１の半導体領域と、埋込み島領域との間に形成されている。

この公知の半導体装置は、基本的に高い阻止電圧強度を有する。これは特に、半導体材料として炭化ケイ素（ＳｉＣ）を使用する場合に該当する。しかしこの半導体装置の端部に、阻止耐圧を低下させる表面電界の増大が生ずる。

このような臨界的な表面電界を低下すべく、欧州特許第０７７２８８９号明細書は、所謂ＪＴＥ（Junction Termination Extension）の縁遮断を、特にＳｉＣからなる半導体装置に使用することを開示している。かかるＪＴＥ縁遮断は、第２形の電荷を、ドリフト領域として備えた第１の半導体領域の表面内に制御下に添加することに基づく。その際特に第２導電形の残りの領域内よりも低いドーピングを施す。このＪＴＥ縁遮断により表面電界が拡がり、電界の湾曲が低下し、その結果半導体装置の阻止電圧強度が高まる。その詳細については、欧州特許第０７７２８８９号明細書に、ｐｎダイオード及びＭＯＳＦＥＴのＪＴＥ縁遮断の実施形態が記載されている。この半導体装置の他の構成要素の形に関し、少なくともＪＴＥ縁遮断の実現について、何等具体的記載はなされていない。

具体的な記載は、特に所謂カスケード回路に使用されている高耐圧のスイッチング素子の種々の実施形態についても不足している。カスケード回路は、例えば米国特許第６１５７０４９号明細書から公知である。そこに開示されている電子スイッチング装置は、低耐圧と高耐圧のスイッチング素子の特殊な相互接続に基づくものである。このスイッチング装置は、大電流をスイッチングする役目をし、かつ高い動作電圧を確実に遮断できる。低耐圧のスイッチング素子、即ち自己遮断性（ノーマリーオフ）ＭＯＳＦＥＴは、特にケイ素（Ｓｉ）からなり、自己導通性（ノーマリーオン）ＪＦＥＴ（接合形ＦＥＴトランジスタ）として形成された高耐圧のスイッチング素子は、１０⁶Ｖ／ｃｍ以上のブレークダウン電界強度を有する半導体材料、例えばＳｉＣからなる。従って、遮断状態には、カスケード回路に加わる、阻止すべき電圧の大半を担う。

本発明は、冒頭に記載した形式の、高い阻止電圧強度を有する半導体装置を提供することを課題とする。

この課題を解決するため、請求項１の特徴に対応する半導体装置を提供する。

本発明による電流制御用の半導体装置は、第１の半導体領域内の少なくとも一部に埋込んだ島領域と同じ高さに配置した第２の導電形の埋込み縁領域を有する縁部素子と、縁領域に隣接する第２の導電形の縁遮断領域とを持つ、冒頭に記載した形式の装置である。

その際本発明は、この縁領域がスイッチング素子の埋込み島領域を持つ平面内にあると有利であるという認識に基づく。同じ高さへの配置により、阻止時、縁部素子に面する端部で、縁部素子に隣接するスイッチング素子の部分である埋込み島領域の不所望な電界の過度の上昇を回避できる。この島領域は、スイッチング素子内で、特にカソード電極を遮蔽する役目をする。島領域と縁領域を同じ高さに配置すると、等電位線の湾曲が減り、ドーピング及び厚さが同じ場合、半導体装置は約３０％程度高い阻止電圧強度を示す。

これに関し、第２の導電形の縁遮断領域が縁領域に隣接している事実も有利に働く。特に縁遮断領域はスイッチング素子に面していない縁領域の側にある。縁遮断領域は、その縁領域よりも低くドープするとよい。こうしてＪＴＥの縁遮断が生ずる。該縁領域と縁遮断領域は、特にスイッチング素子の埋込み島領域のある平面内にある。同様に考えられ、かつ縁遮断領域を制御電極により制御する第１の空乏層と同じ高さに配置する、一見して比較的容易にさえ思われるこの変形は、隣接するスイッチング素子の島領域に、上記の電界の過度の上昇を全く抑制しないか又は辛うじて抑制するに過ぎない。それに対しこの縁領域に隣接する縁遮断領域は、埋込んだ島領域端部の臨界的な等電位線の撓みを低下させることになり、従って更に縁部素子の一層改善された阻止電圧強度を生じる。

もう１つの利点は、縁部素子中そして隣接するスイッチング素子の境界範囲内でも、遮断時に生じる電界強度が著しく低下する点にある。従ってこの半導体装置は、縁部素子内にも特に多数存在するスイッチング素子の内部ほぼ匹敵する高い阻止電圧強度を示す。この場合、不時のアバランシェブレークダウンは、阻止状態において一方ではまず比較的高い阻止電圧で、他方では比較的低い阻止電圧強度を示す通常の縁部素子の場合と異なり、特に縁部素子の領域内で生ずる。従ってむしろアバランシェ降伏の可能性は、この半導体装置の全面に亘ってほぼ一様に分布する。その結果、通常全く又は極く小さい電流に合わせた制御回路は無負荷状態になる。即ちアバランシェ降伏時に発生する大電流は、大部分が元来高い電流値を考慮して設けた負荷回路内に流れる。

本発明によるこの半導体装置の有利な実施形態は、請求項１に従属する請求項に示す。

制御電極と縁領域との間に導電性の接続を備えると特に有利である。その際この導電性の接続は、特に第１の半導体領域内に別個に配置した接続領域により、或いはまた、制御電極が直接、縁領域とオーム接触することによっても可能である。この最後に挙げた実施形態では、制御電極の金属化部は、場合によっては縁領域の表面の露出部分迄達する。縁領域が制御電極に接続されている縁部素子を持つスイッチング素子は、特にカスケード回路に使用できる。縁領域に対応する領域をソース電極（カソード電極に相当）に接続しているＭＯＳＦＥＴの公知の制御電極に比べ、縁領域が制御電極に接続する方が好ましい。つまりカスケード回路内への使用は、高耐圧のスイッチング素子として作用する半導体装置の制御電極が、カスケード回路の２つの主端子の一方と電気的に接続し、従って遮断時にも全阻止電位にある。

更に第１の半導体領域内に配置された特に横形のチャネル領域を有し、該領域内を電流路が延びる実施形態がある。このチャネル領域内で、電流の流れは、両方の空乏層の少なくとも一方により極めて容易に影響される。これは、例えば空乏層の局所的拡大を制御して変化させることで行える。こうしてチャネル領域内の電流負荷能力とアノード及びカソード電極間の電流の流れの所望の制御も可能になる。更にこれに関連して、このスイッチング素子の第１の空乏層と、埋込んだ島領域が、第１の半導体領域の表面に対し垂直の仮想的な投影像内で、それらの横、即ち側縁の共通の平面内で、重複すると有利である。この横形チャネル領域は、この重複する範囲内に延びている。

もう１つの変形例では、特に横形チャネル領域を垂直方向に制限する第１の空乏層は、第１の半導体領域と第２の半導体領域との間にあるｐｎ接合の空乏層である。この第２の半導体領域は、第１の半導体領域内の表面に配置されている。これは、第１の半導体領域の導電形と逆の導電形を持ち、制御電極とオーム接触している。制御電圧をこの制御電極に印加することで、第１の空乏層の寸法、従ってまた横方向のチャネル領域の電気抵抗を制御できる。基本的にその寸法内で可変の第１の空乏層が、例えばＭＩＳ（金属絶膜半導体）又はショットキ接触により、別の形にも形成できる。その実施形態は国際特許出願公開第００／１６４０３号及び同第０２／０９１９５号パンフレットにも記載されている。

この第１の空乏層を、埋込み島領域の上方に配置する、即ち第１の空乏層が１平面内、即ち埋込み島領域の層の上方にある半導体装置の層内に延びていると好ましい。その場合縁部素子と、隣接するスイッチング素子との境界範囲では、第１の空乏層は、この意味で縁領域の上方にも存在する。第１の空乏層並びに島領域及び縁領域は、側方へ相互にずらして配置可能であり、また特に種々の横方向の寸法を有していてもよい。

互いに並列に接続した複数の、特に同種のスイッチング素子を備えると有利である。それらはセルパターンが生じるように、側方に並存して配置されている。このようにして、この半導体装置の電流負荷能力を高めることができる。更にこうして高い実装密度と、それと同時に半導体表面の有効利用が達成される。その場合、特に有利な接続がスイッチング素子の極めて迅速な切換えを可能にする。

隣接するスイッチング素子間の間隔、特に隣接するスイッチング素子の各埋込み島領域間の間隔がほぼ同じ大きさであると、阻止電圧強度に関して有利である。典型的な間隔は約５μｍである。しかし別の間隔寸法も同様に可能である。このある程度まで守られた間隔寸法によって、その等電位線が半導体装置の内部にできるだけ均等に延びるのを保証できる。島領域のエッジ或いは側縁で島領域間の間隔が著しく変動することに伴う、特に著しく湾曲した等電位線に起因する電界の過度の上昇は回避される。有利にはスイッチング素子相互間の均一な間隔寸法は、縁範囲内でも配慮すべきである。特に縁領域に隣接するスイッチング素子の埋込み島領域と、縁部素子の縁領域との間隔がスイッチング素子間の均等な間隔寸法と同じ大きさであると有利である。特にこの縁の間隔が、スイッチング素子間の均等な間隔寸法より小さいと有利である。従ってこの部位でも、不所望な電界の過度の上昇を阻止できる。即ちセルパターンのラスタ寸法は、良好な遮断力に関し、縁でもその内部でもできるだけ厳密に守るべきである。

この半導体装置は、相互に接続されたスイッチング素子の制御電極への、外部の制御導線用の大面積の接続を可能とする制御接触素子を含んでいると有利である。この制御接触素子は２つのスイッチング素子間に配置される。接続を可能にするため、この素子はスイッチング素子よりも特に大きい。

制御接触素子も、少なくとも１つの、第２導電形の埋込み島領域を含んでもよい。この島領域は、特にそのスイッチング素子の埋込み島領域と同じ高さに配置する。これら制御接触素子の埋込み島領域は、スイッチング素子のそれと電気的に接続していないと有利である。それらはむしろ浮動状態に形成するとよい。従って制御接触素子の範囲内にも、それ以外の半導体装置におけるような、不所望な電界ピークのない一様な電界分布が生ずる。これは、この制御接触素子の埋込み島領域も、相互に、かつ隣接するスイッチング素子のそれに対し、ラスタ寸法で定まる均一な間隔を有することで更に助成される。

更にこの制御接触素子は、外部の制御導線への接続のため、特に大表面で、かつ金属化部を備えた第２の導電形の制御接触領域を含む。これは、この制御接触素子の埋込み島領域の上方に配置しても、これと重ねて配置しもよい。後者の場合、例えばエッチングにより形成された、沈下した制御電極が生じる。その側縁でも、隣接するスイッチング素子の埋込み島領域に対し均一な間隔が守られる。

もう１つの別の変形例では、埋込み縁領域への接続のため、該領域が少なくとも部分的に露出するように、第１の半導体領域の材料を縁部素子の範囲内で切除する。こうして生じた凹所内で縁領域に制御電極を接続する。第１の半導体領域に隣接するこの凹所の側縁は、特に制御電極の接触金属化部と、第１の半導体領域との間に配置された絶縁部を備える。その結果カソード電極と制御電極との間の漏れ電流を回避できる。絶縁部としては種々の実施形が考えられる。例えば第２の導電形の接続領域は、第１の半導体領域内の凹所の側縁に延びていてもよい。しかしそれとは別に、第１導電形の第１の半導体領域上にショットキ接触が生ずるように、酸化物層又は接触金属化部の特別な選択も可能である。

有利な１実施態様では、半導体装置は部分的に又は完全に、少なくとも２ｅＶのエネルギーギャップを有する半導体材料からなる。適した半導体材料は、例えばダイヤモンド、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）又は特に炭化ケイ素（ＳｉＣ）である。高いエネルギーギャップに基づく、著しく低い真性キャリア濃度（ノンドープ状態のキャリア濃度）のため、上記の半導体材料、特にＳｉＣが極めて有利である。上述した半導体材料は「万能の半導体」であるケイ素に比べて明らかに高い降伏電界強度を有し、従ってこの半導体装置は、比較的高い阻止電圧の場合にも、僅かな順損失を示すに過ぎない。その有利な半導体材料は、炭化ケイ素、特に３Ｃ−又は４Ｈ−又は６Ｈ−又は１５Ｒのポリタイプの単結晶炭化ケイ素である。

本発明の有利な、但し決して限定するものではない実施例を図面に基づき以下に詳述する。明確化のため図面は実物大でなく、特徴を単純化して図示してある。図１〜４において互いに対応する部分には同じ符号を付してある。

図１は、電流Ｉを制御するスイッチング素子１１０と、縁部素子１２０とを有する半導体装置１００を示す。まず縦形の接合形電界効果トランジスタ（ＪＦＥＴ）であるスイッチング素子１１０の構造及び機能について記載する。図１中に示すスイッチング素子１１０は、左側のセル端での多重反射により、多セル構造に拡大可能な単一のセルを表す。

電流の制御を実質的に行う活性部分は、ｎ導電形（電子伝導）の第１の半導体領域２内に含まれている。この第１の半導体領域２内に、特にｐ導電形（正孔伝導）の埋込み島領域３が配置されている。この第１の半導体領域２は第１の表面２０を、また埋込み島領域３は第２の表面８０を有する。両表面２０と８０は、互いにほぼ平行に延びている。第１の半導体領域２は、図１の実施例では、半導体基板２７と、その上に配置された、エピタキシャルに成長された２つの半導体層２６１、２６２からなる。第１の表面２０は第２のエピタキシャル層２６２、第２の表面８０は第１のエピタキシャル層２６１に属する。両エピタキシャル層２６１と２６２は、ほぼ同じ基本ドーピングを有する。それらは半導体基板２７（ｎ⁺）よりも低く（ｎ^-）ドープされている。

第２の表面８０に、島領域３内に埋込まれたｎ導電形のカソード接続領域５がある。これは高ドープ（ｎ⁺）されており、同様に特に注入により形成されている。島領域３は全ての方向で、第１の表面２０に平行にカソード接触領域５として更に延びている。

この半導体装置１００では、半導体材料として炭化ケイ素（ＳｉＣ）を用いる。これはその特別な材料特性の故に、特に高電圧用に適する。好適なドーパント材は、ｐドーピングにはホウ素及びアルミニウム、ｎドーピングには窒素及びリンである。カソード接触領域５のドーピング濃度は、典型的には１×１０¹⁹〜１×１０²⁰ｃｍ^-3であり、両エピタキシャル層２６１、２６２の濃度は、典型的には最大で５×１０¹⁶ｃｍ^-3である。ここで記号「×」は、乗法の記号である。第１のエピタキシャル層２６１のドーピングは、特に半導体装置１００が阻止時に負担すべき電圧に依存する。この電圧が高ければ高い程、ドーピング濃度を低くする。エピタキシャル層２６１が主として阻止すべき電界を引き受ける。図示の例では両エピタキシャル層２６１と２６２は、約５〜７×１０¹⁵ｃｍ^-3の基本ドーピングを有する。従って阻止電圧は少なくとも１２００Ｖである。

第２のエピタキシャル層２６２内に、例えば乾式エッチングプロセスにより製造された接触孔７０があり、これは垂直方向に第２の表面８０迄延びている。この接触孔７０は埋込んだ島領域３の一部も、カソード接触領域５の一部も露出させるので、この両方の領域３及び５は導電材料から成るカソード電極５０によりオーム接触可能である。該接触領域５と島領域３は、カソード電極５０により短絡されている。カソード電極５０の材料としてポリシリコン又は金属、特にニッケル、アルミニウム、タンタル、チタン又はタングステンが使用できる。

第１の半導体領域２の、第１の表面２０と反対側の面にアノード電極６０が存在する。この半導体装置１００を流れる電流Ｉの導入と導出は、両電極５０及び６０により行われる。第１の表面２０に対しほぼ縦方向、即ち垂直方向に延びる電流路の故に、半導体装置１００は縦形とも言われる。

接触孔７０の側方（即ち横）に、第１の半導体領域２内の第１の表面２０に第２の半導体領域４が配置されている。この領域は、ｐ導電形、特に強ｐ導電形（ｐ⁺）であり、有利にはイオン注入により形成される。第１の半導体領域２と第２の半導体領域４との間に、主に第１の半導体領域２内に延び、第１の空乏層２４を持つｐｎ接合がある。第２の空乏層２３を有するもう１つのｐｎ接合は、第１の半導体領域２と埋込み島領域３との間にある。この第２の空乏層２３は、埋込み島領域３全体を囲んでいる。第１の半導体領域２内に延びる両空乏層２３、２４は、全て図１内に破線で示す。第１と第２の空乏層２４、２３は、第１の半導体領域２内にあり、両電極５０、６０の間の電流路の部分である横形チャネル領域２２を垂直方向に限定する。第１の空乏層２４と埋込み島領域３は、両空乏層２３と２４が（第１の表面２０の投影図内で）それらの側縁で重なるよう配置されている。この重複範囲内に横形チャネル領域２２が存在する。

カソード電極とアノード電極５０、６０間にある主な電流路は、横形チャネル領域２２及びカソード接触領域５の他に、同時に第１の半導体領域２に配置されたもう１つの縦形チャネル領域２１並びに第１のエピタキシャル層２６１の残りの部分と基板２７からなり、それに接続するドリフト帯域も囲んでいる。

典型的には、横形チャネル領域２２の長さ（即ち横方向の寸法）は、炭化ケイ素で形成した半導体装置１００では１〜５μｍである。このチャネル領域２２はできるだけ短く形成するとよい。その際、所要面積の僅かな、極めてコンパクトな全体構造が生じる。その垂直方向の寸法は、電圧及び電流を印加していない状態で典型的には０．５〜２μｍである。空乏層２３と２４はキャリアが少数であることを特徴とし、その結果縦方向に制限された横形チャネル領域２２よりも著しく高い電気抵抗を示す。両空乏層２３と２４の空間の寸法、特に垂直方向の寸法は、支配する電流と電圧の割合に依存して変化する。

横形チャネル領域２２は、決定的に半導体装置１００全体の（制御）特性を決める。電流制限器として形成する場合、動作電圧を導通方向（即ち順方向）に印加した際の挙動は、半導体装置１００の両電極間を流れる電流Ｉに依存する。電流強度が上昇するに伴い、バルク抵抗により順方向の電圧降下が電極５０、６０間で増大する。これは、空乏層２３及び２４を拡げることになり、従って対応する電気抵抗の上昇と関連する電流を運ぶ横形チャネル領域２２の断面積を減少させる。一定の臨界電流値（即ち飽和電流）に達した際、これら両空乏層２３と２４はつながり、横形チャネル領域２２を完全に遮断する。

このチャネルの遮断（ピンチオフ）は、第２の半導体領域４とオーム接触する制御電極４０に制御電圧を印加することでも達成可能である。外部の制御電圧により空乏層２４の垂直方向の寸法と、同時にチャネル領域２２内の電流の流れとに影響を及ぼし得る。

主にチャネル領域２２の外部で制御可能な影響を生じさせる第1の空乏層２４は、基本的に種々の方法で第1の半導体領域２内で形成できる。国際特許出願公開第００／１６４０３号パンフレットから公知の実施形態は、例えば第1の表面２０上に配置したショットキ又はＭＯＳ（金属酸化物半導体）コンタクトを包含する。

このスイッチング素子１１０は、ＳｉＣで実現した場合、それ自体で極めて高い真性の阻止電圧強度を示す。しかし端部の延びに伴い、これはスイッチング素子１１０の周辺、特に第1の表面２０の電界の過度の上昇を来たす。この臨界の表面電界を低減するための付加的措置がなければ、このスイッチング素子１１０のブレークダウン、そして損結果阻止電圧強度は、その有利な内部特性によってではなく、その縁部の状態で定まることとなる。そのため、半導体装置１００全体の阻止電圧強度が低下する。

これを回避すべく、スイッチング素子１１０に隣接して縁部素子１２０を配置する。これは、弱くｐドープ（ｐ^-）された縁遮断領域３２の形で一段式のＪＴＥ縁遮断を含む。原理的に、欧州特許第０７７２８８９号明細書に記載の多段式の実施形態も可能である。

半導体装置１００は、特にカスケード回路内の高耐圧デバイスとしても使用される。この特殊な変形回路では、制御電極４０は、カスケード回路の両接続端子の一方に接続しており、従ってまた遮断時に完全な障壁電位状態にある。これは、縁遮断部を制御電極４０に接続すると有利であることを示した。

その際、図1において縁遮断領域３２を第２の半導体領域４と異なる高さに配置すると阻止時に、それでもなお不所望な、局所的な電界の上昇を来たす。この局所的な電界ピークの箇所は、縁部素子１２０に面した埋込み島領域３の側端、特に下方の右端に生ずる。この箇所で等電位線が付加的に湾曲し、従って阻止電圧強度が低下する。この局所的な電界の上昇の原因は、第1の表面２０に位置付けた縁遮断領域３２内に見られ、比較的深いところに設置することで改善できることが解った。

それに対応して、この縁遮断領域３２を、図1の例では第２の半導体領域４の高さにではなく、第２の表面８０に埋込んだ島領域３の高さに配置している。制御電極４０への接続は、スイッチング素子１１０の島領域３１に対応して形成した、強ｐ導電形（ｐ⁺）の埋込み縁領域３１を介して行われ、この縁領域３１と、縁遮断領域３２の表面の少なくとも一部は、例えばエッチングプロセスにて露出されている。制御電極４０の金属化部は、こうして形成された凹所７１内の縁領域３１まで達している。図示しない代替例では、縁領域３１の第２の半導体領域４に対する導電性の接続を、ｐ導電形の接合領域３３だけで行う。その場合、制御電極４０は縁領域３１迄達しない。

島領域、縁領域及び縁遮断領域３、３１及び３２を同じ高さに配置すると、等電位線の湾曲と、縁部素子１２０内の低い臨界電界強度を生じ、その結果半導体装置１００は、同じドーピングと厚さを有する他の場合より、全体でほぼ３０％高い阻止電圧強度を示す。

縁部素子１２０内の等電位線の湾曲をできるだけ少なくすることに関し、島領域３と縁領域３１との間隔ｄ１が、隣接するスイッチング素子１１０の島領域３間の間隔ｄと、最高でも同じ大きさ（ｄ1≦ｄ１）であると更に好ましい。即ち半導体装置１００が多数のスイッチング素子１１０と、均一なラスタ寸法を持つ多セル構造内に存在する場合、隣接するスイッチング素子１１０の島領域３間の間隔ｄは、例えば均一に各５μｍである。縁部素子１２０に対するこの間隔ｄ１の典型的な数値は、略３．５μｍである。この際、つまりｄ１がｄよりも小さいと、縁部素子１２０はスイッチング素子１１０よりも高い阻止電圧強度を有する。場合により起こり得るアバランシェ降伏は、遮断時に縁部素子１２０には起こらず、特に多数存在するスイッチング素子１１０内の体積中に均等に分散する。このアバランシェ電流は、従って全く流れないか、小電流用に形成された制御回路内だけを極く僅かに流れる。代わりに、このアバランシェ電流は、大部分が大電流用に形成された両電極５０及び６０（＝負荷回路）を経て流れる。

凹所７１の側縁７２に、カソード電極５０と制御電極４０との間の漏れ電流が流れるのを回避すべく、特に極強ｐ導電形（ｐ⁺⁺）の接合領域３３を設けている。これは、第２の半導体領域４と縁領域３１との間にｐ導電形の結合を形成する。またこの漏れ電流を回避するための他の方法、例えば側縁７２と制御電極４０との間に付加的に配置した絶縁酸化物層又は制御電極４０用に使用される接触金属の特別な選択があり、それによりｐ導電性領域にオーム接触が、またそれに対し導電性領域にショットキ接触が形成される。

図１に示したスイッチング素子１１０に関し可能な変形を、図２内にスイッチング素子１１１の形で示す。主な違いは、カソード接触領域５を、埋込み島領域３内ではなく、第１の表面２０に配置した点にある。但し、図１に関して述べた原理的機能に関しては何ら変ることがない。

更に、スイッチング素子１１１の同じ側に配置するカソード電極５０と制御電極４０の両方に可能な配置を示す。大電流の流れと、大表面用に形成したカソード電極５０は、特に酸化物からなる絶縁層１２により、小電流の流れと、小表面用に形成したカソード電極５０と分離されている。

図３は、並列接続した多数のスイッチング素子１１１、縁部素子１２０及び制御接触素子１３０を持つ多セル構造の半導体装置を示す。この付加的な制御接触素子１３０は、相互に結合された個々のスイッチング素子１１１の制御電極４０を外部の制御導線と接続する。制御接触素子は、特にこの種の制御導線をこの範囲内に接続することを可能にする。

例えば半導体装置２００の中心に配置された、２つのスイッチング素子１１１間の制御接触素子１３０は、強ｐ導電形（ｐ⁺）の制御接触領域４２を含み、該領域は制御電極（接続端子）４１とオーム接触している。この制御接触領域４２と、制御電極用端子４１は、個々のスイッチング素子１１１の各第２の半導体領域４又は、各制御電極４０と導電的に接続されている。

制御接触素子１３０の範囲内でも電界の過度の上昇を回避すべく、この制御接触素子１３０内に強ｐ導電形（ｐ⁺）の複数の埋込み島領域３４をスイッチング素子１１１の埋込み島領域３と同じ高さに設けている。この制御接触素子１３０の島領域３４は、スイッチング素子１１１の島領域３と導電的に接続していない。それらはむしろ浮遊状態になされている。それにも拘らず、それらもまた等電位線の延び方を均一化し、即ちそれらは、他の場合であれば存在する等電位線の湾曲を低下させる。ここでも、島領域３４間の相互の間隔ｄ２及び隣接するスイッチング素子１１１の島領域３に対する、できるだけ均一な間隔ｄ３は、夫々島領域３相互の均一な間隔ｄと同じ大きさであると有利に作用する。例えばｄ２とｄ３がｄと同じであってもよい。これは多セル構造のラスタ寸法が制御接素子１３０の範囲内でも守られていることを意味する。

図４は、埋込み島領域３４と制御接触素子４２が一体にまとめられた、制御接触素子１３１の他の実施形態に係わる半導体装置３００を示す。この場合制御接触領域４２は、スイッチング素子１１１の島領域３の高さにあり、また特に隣接するスイッチング素子１１１の島領域３に対し、やはり均一な間隔ｄで配置されている。制御電極接続端子４１による接続は、第２の表面８０迄達する凹所７３内で行われる。即ちこの沈下した制御電極（接触部）は、同時に電界を均等に分散させる作用を果たす。

これらの半導体装置１００、２００及び３００の場合、各半導体領域内に用意された導電形は別の実施形態でも夫々対抗する導電形を採ることができることは自明である。

スイッチング素子及び縁部素子を有する本発明による半導体装置の概略断面図。 スイッチング素子の１変形の断面図。 複数のスイッチング素子、１つの縁部素子及び１つの制御接触素子から成る半導体装置の概略断面図。 制御接触素子の１変形の断面図。

符号の説明

２ 第１の半導体領域、３ スイッチング素子の島領域、４ 第２の半導体領域、５ カソード接触領域、１２酸化物絶縁層、２０ 第１の表面、２１ 縦形チャネル領域、２２ チャネル領域、２３ 第２の空乏層、２４ 第１の空乏層、２７ 半導体基板、３１ 縁領域、３２ 縁遮断領域、３３ 絶縁部（接合領域）、３４ 制御接触素子の島領域、４０ 制御電極、４１ 制御電極接続端子、４２ 制御接触領域、５０ カソード電極、６０ アノード電極、７０ 接触孔、７１、７３ 凹所、７２ 側縁、８０ 第２の表面、１００、２００、３００ 半導体装置、１１０、１１１ スイッチング素子、１２０ 縁部素子、１３１ 制御接触素子、２６１ 第１のエピタキシャル層（半導体層）、２６２ 第２のエピタキシャル層

Claims (16)

1. 電流（Ｉ）を制御及びスイッチングするための半導体装置であって、スイッチング素子（１１０、１１１）と縁部素子（１２０）とを備え、
   ａ）スイッチング素子（１１０、１１１）は、
   ａ１）アノード電極（６０）およびカソード電極（５０）と接続された第１導電形（ｎ又はｐ；以下同様）の第１の半導体領域（２）であって、カソード及びアノード電極（５０、６０）は第１の半導体領域（２）の互いに対向する表面上に配置されておりそして電流（Ｉ）が縦方向の電流路上を第１の半導体領域（２）を通って流れる前記第１の半導体領域（２）と、
   ａ２）カソード電極（５０）と接触しそして第１の半導体領域（２）内に少なくとも部分的に埋め込まれた、前記第１導電形とは異なる導電形の第２導電形（つまり第１導電形がｐの場合はｎ、ｎの場合はｐ；以下同様）を持つ島領域（３）と、
   ａ３）第１の半導体領域（２）内に達する第１の空乏層（２４）を生成するための手段（４、４０）とを備え、
   前記手段（４、４０）は制御電極（４０）を備えていて、第１の半導体領域（２）上に、前記手段（４、４０）と島領域（３）とが、それらの上方から見て部分的に重なり合い、第１の半導体領域（２）内に横形チャネル領域（２２）がカソード電極（５０）とアノード電極（６０）の間の電流路の一部分として生じ、そして
   第１の空乏層（２４）並びに島領域（３）から第１の半導体領域（２）内に達する第２空乏層（２３）が横方向チャネル領域（２２）を遮断するように配置されており、
   ｂ）縁部素子（１２０）は
   ｂ１）制御電極（４０）と導電的に結合され、少なくとも部分的に第１の半導体領域（２）の内部に埋込まれた第２導電形（ｐ又はｎ）の縁領域（３１）と、
   ｂ２）縁領域（３１）における、その上方から見て前記スイッチング素子側の縁部とは反対側の縁部にその横方向から接する、第２導電形の縁遮断領域（３２）とを有し、
   この縁領域（３１）、縁遮断領域（３２）および島領域（３）は同一平面に配置されている
   ことを特徴とする半導体装置。
2. 第１半導体領域（２）がアノード電極（６０）と接触した基板（２７）と、基板側の第１半導体層（２６１）と、第１半導体層（２６１）上に配置された第２半導体層（２６２）とを有し、
   基板（２７）と両半導体層（２６１、２６２）はそれぞれ第１導電形であり、
   島領域（３）は基板側の第１半導体層（２６１）内に配置されていて、第１半導体層（２６１）の第１表面に対し平行に延び、そして
   第２半導体層（２６２）内に存在し、垂直方向に第１表面（８０）迄達する接触孔（７０）が、島領域（３）を部分的に露出させている
   ことを特徴とする請求項１記載の半導体装置。
3. 接触孔（７０）の側方に配置された第１空乏層（２４）を生成するための手段が、制御電極（４０）とオーミックに接触しかつ第２の半導体層（２６２）の第２の表面に配置された第２導電形（ｐ又はｎ）の第２半導体領域（４）を有することを特徴とする請求項２記載の半導体装置。
4. 第１の空乏層（２４）が埋込んだ島領域（３）の上方に配置された請求項１から３の１つに記載の半導体装置。
5. 互いに境を接して配置された複数のスイッチング素子（１１０、１１１）を有する請求項１から４の１つに記載の半導体装置。
6. 隣接するスイッチング素子（１１０、１１１）の埋込み島領域（３）間の間隔（ｄ）が同寸である請求項５記載の半導体装置。
7. 縁部素子（１２０）に隣接するスイッチング素子（１１０、１１１）の埋込み島領域（３）と、埋込み縁領域（３１）との間隔（ｄ１）が、最大で隣接するスイッチング素子（１１０、１１１）の埋込み島領域（３）間の間隔（ｄ）と同じ大きさである請求項５又は６記載の半導体装置。
8. ２つのスイッチング素子（１１０、１１１）間に制御接触素子（１３０、１３１）が配置され、当該制御接触素子（１３０、１３１）は、第１の半導体領域（２）内に埋め込まれた、第２導電形の島領域（３４）と、その上方の半導体領域の表面に形成された制御接触領域（４２）とを有し、更に、その制御接触領域（４２）上には、制御電極（４０）に導電的に接続された制御電極用端子（４１）を有している
   ことを特徴とする請求項５から７の１つに記載の半導体装置。
9. 前記制御接触素子（１３０、１３１）に埋め込まれた少なくとも１つの島領域（３４）が、前記スイッチング素子（１１０、１１１）に埋め込まれた島領域（３）と同じ高さに配置されている
   ことを特徴とする請求項８記載の半導体装置。
10. 制御接触素子（１３０）に隣接するスイッチング素子（１１１）の埋込み島領域（３）と、制御接触素子（１３０）の埋込み島領域（３４）との間隔（ｄ２）が、隣接するスイッチング素子（１１１）の埋込み島領域（３）間の間隔（ｄ）と同じ大きさである請求項８又は９記載の半導体装置。
11. 前記制御接触素子（１３０）が、制御電極用端子（４１）の下方に配置された第２の導電形の制御接触領域（４２）を含む請求項８から１０の１つに記載の半導体装置。
12. 制御接触領域（４２）と、制御接触素子（１３１）の埋込み島領域（３４）とが一体にまとめられている請求項９又は１１記載の半導体装置。
13. 埋込み縁領域（３１）を制御電極（４０）により接続すべく、縁部素子（１２０）の範囲内に、前記埋込み縁領域（３１）と制御電極（４０）とに跨る凹所（７１）を備える請求項１から１２の１つに記載の半導体装置。
14. 凹所（７１）の側縁（７２）に絶縁部（３３）を備える請求項１３記載の半導体装置。
15. 第１の半導体領域（２）内の凹所（７１）の側縁（７２）に、第２の導電形の接合領域（３３）を備える請求項１３又は１４記載の半導体装置。
16. 半導体材料が炭化ケイ素である請求項１から１５の１つに記載の半導体装置。

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