JPH0795599B2

JPH0795599B2 - 電界効果半導体装置

Info

Publication number: JPH0795599B2
Application number: JP61151126A
Authority: JP
Inventors: 康二大塚
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 1986-06-27
Filing date: 1986-06-27
Publication date: 1995-10-11
Anticipated expiration: 2010-10-11
Also published as: JPS637670A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、多数のチヤンネルを有するPN接合ゲート形あ
るいはシヨツトキバリアゲート形の電界効果半導体装置
に関する。

〔従来の技術〕

静電誘導トランジスタ（以下SITと呼ぶ）は、非飽和形
出力特性を有する電界効果トランジスタ（FET）に付さ
れた呼称であり、公知である。従来のSITは、例えば、
第15図に示す如くn⁺形基板（１）、エピタキシヤル成長
で形成されたn^-形領域（２）、不純物拡散で形成された
p⁺形領域（3a）（3b）、エピタキシヤル成長で形成され
たn^-形領域（４）、不純物拡散で形成されたn⁺形領域
（５）、ソース電極（６）、ゲート電極（７）、及びド
レイン電極（８）から成る。ゲート領域として埋込まれ
たp⁺形領域（3a）は、ストライプ状（格子状）に複数本
（この図では３本であるが実際には更に多い）設けら
れ、これらの端部は周辺に環状に形成されたp⁺形領域
（3b）につながつており、p⁺形領域（3b）にはゲート電
極（７）が接続されている。

このSITではゲート・ソース間電圧V_GS（逆電圧）によつ
てソース・ドレイン間を流れるドレイン電流I_Dを制御す
る。従つて、SITが次の性能を有していることが望まし
い。

低いV_GSで大きなI_Dを制御できること。すなわち相
互コンダクタンスgmが大きいこと（高増幅率化）。

低いV_GSで高いドレイン・ソース間電圧V_GSを制御で
きること（高耐圧化）。

第16図は、従来のSITの動作を説明するための部分的概
念図である。V_GSを印加すると、ゲート領域（3a）の周
辺に形成されていた空乏層（９）が広がり、ゲート領域
（3a）に挾まれているn^-形領域における電流通路が挟め
られ、I_Dは流れ難くなる。結果として、V_GSによつてI_D
が制御される。この動作において上記を達成するた
めには、チヤンネル領域におけるゲート間隔d₁をいかに
小さくできるかがポイントになつてくる。このため最近
では、ゲート間隔d₁は数μｍ以下に設計されるようにな
つている。

〔発明か解決しようとする問題点〕

ゲート間隔d₁を狭く設計すると、それだけ高度なホトリ
ソグラフイ技術を使つて微細加工する必要が生じる。す
なわち、ホトリソグラフイ工程におけるパターン精度の
制約があるため、例えばd₁＝１〜２μｍといつたSITを
通常のホトリソグラフイ技術を使つて製造歩留り良く製
作することは、極めて難しいのが実状である。

また、電子ビーム露光法等を利用した高度な微細加工技
術によつて十分に高いパターン精度に選択拡散マスク
（SiO₂膜）を形成したとしても、p⁺形領域（3a）（3b）
の形成時の表面領域に加わる応力に影響等により横方向
拡散のバラツキが生じるため、製造歩留りがなかなか良
くならないのが実状である。

そこで本発明の目的は、オン抵抗を小さくすることがで
き且つホトリソグラフイ工程におけるパターン精度をあ
まり必要とせず、横方向拡散圧のバラツキの悪影響も少
ない電界効果半導体装置を提供することにある。換言す
れば、製造が容易でかつ出力特性が良好な電界効果半導
体装置を提供することを目的とする。

〔問題点を解決するための手段〕

上記問題点を解決し、上記目的を達成するための本発明
は、実施例を示す図面の符号を参照して説明すると、層
状に広がつているチヤンネル半導体領域（15）と、断面
状態において複数個に分割され、それぞれが前記チヤン
ネル半導体領域（15）の第１の厚み方向位置に配置さ
れ、かつ共通接続されている第１のゲート領域（14a〜1
4h）と、断面状態において複数個に分割され、それぞれ
が前記チヤンネル半導体領域（15）の第２の厚み方向位
置に配置され、それぞれの中心が平面状態において前記
第１のゲート領域（14a〜14h）の相互間に位置するよう
に決められ、それぞれが共通接続されている第２のゲー
ト領域（16a〜16d）と、前記チヤンネル半導体領域（1
5）の厚み方向における一方の側に接続された例えばソ
ース電極（19）のような第１の主電極と、前記チヤンネ
ル半導体領域の厚み方向における他方の側に接続された
例えばドレイン電極（21）のような第２の主電極と、前
記第１のゲート領域（14a〜14h）と前記第２のゲート領
域（16a〜16d）との内の少なくとも一方に接続されたゲ
ート電極（20a〜20c）とを具備し、主として前記第１の
ゲート領域（14a〜14h）と前記第２のゲート領域（16a
〜16d）との間の空乏層の広がりによつて前記第１の主
電極と前記第２の主電極との間の電流が制御されるよう
に前記第１のゲート領域（14a〜14h）と前記第２のゲー
ト領域（16a〜16d）の位置関係が決定され、前記電流が
前記第２のゲート領域（16a〜16d）の相互間、前記第１
のゲート領域（14a〜14h）と前記第２のゲート領域（16
a〜16d）との間、及び前記第１のゲート領域（14a〜14
h）の相互間を通るように前記第１及び第２の主電極が
配置されている電界効果半導体装置において、前記第１
のゲート領域（14a又は14e）の一部が、平面的に見て前
記第２のゲート領域（16a）の一部と重なり合ってお
り、前記第１のゲート領域（14a又は14e）と前記第２の
ゲート領域（16a）との相互間隔を部分的に狭めるよう
に前記第１のゲート領域（14a又は14e）が突出部を有し
ていることを特徴とする電界効果半導体装置に係わるも
のである。

［発明の作用及び効果］本発明の電界効果半導体装置では、ゲート電極（20）と
第１の主電極（電界効果トランジスタの場合はソース電
極）の間に逆電圧を印加すると、第１のゲート領域（14
a〜14h）と第２のゲート領域（16a〜16d）のそれぞれか
らこれ等の間のチヤンネル半導体領域（15）に延びてい
る空乏層の少なくとも一方が広がり、ついにはこれらの
空乏層が合体（ピンチオフ）する。

ところで、このチヤンネル半導体領域（15）における第
１のゲート領域（14a〜14h）と第２のゲート領域（16a
〜16d）との間隔d₂は、チヤンネル半導体領域（15）の
厚みに依存して決定される。このチヤンネル半導体領域
（15）は、エピタキシヤル成長によつて形成することが
できる。エピタキシヤル成長層の厚みは、ホトリソグラ
フイ工程におけるパターン精度と比べると、高精度に制
御し易いので、第１のゲート領域（14a〜14h）と第２の
ゲート領域（16a〜16d）との間隔d₂の精度を高めること
が可能になる。もし、第１及び第２のゲート領域を不純
物拡散法で形成すると、縦方向への拡散深さのバラツキ
がゲート間隔d₂に影響する。しかし、縦方向への拡散深
さのバラツキは横方向拡散のバラツキに比べると小さい
ので、通常レベルのホトリソグラフイ技術によつてゲー
ト間隔d₂を高精度に制御できる。また、ゲート領域が第
１のゲート領域と第２のゲート領域の複数段構造になつ
ており、ゲート領域をゲート電極まで引出す構造やゲー
ト領域への電圧印加の方法を、要求に応じて種々の形態
にすることができる。

また、第１のゲート領域（14a又は14e）に突出部を設け
たので、この突出部と第２のゲート領域（16a）との間
がチャンネルとなり、第１のゲート領域（14a又は14e）
と第２のゲート領域（16a）との重なり合う部分の全部
をチャンネルとする場合に比べてチャンネル長が短くな
り、オン抵抗R_ONが小さくなる。

〔第１の実施例〕次に、本発明の第１の実施例に係わるシリコンのSITを
第１図〜第９図を参照して説明する。第１図に示す完成
したSITは、第２図〜第７図の製造工程に従つて作製す
る。

まず、第２図に示す如く、n⁺形基板（11）上にn^-形領域
（12）をエピタキシヤル成長させたシリコンウエハを用
意する。なお、図面では１個のSIT形成領域が示されて
いるが、実際には多数のSITを１枚のウエハから作る。
用意されたウエハのn^-形領域（12）に比較的深いp⁺形領
域（13）を硼素の拡散により形成する。このp⁺形領域
（13）は素子領域の周辺部に沿つて環状に形成されてい
る。

次に、第８図及びこのIII−III線断面を示す第３図の如
く、第１のゲート領域となるp⁺形領域（14a）（14b）を
硼素の拡散によつて形成する。p⁺形領域（14a）は第８
図から明らかな如くストライプ状に３本（実際には非常
に多数本）設けられ、p⁺形領域（14b）は第１のゲート
領域の中でもゲート電極への接続領域と言うべきもの
で、p⁺形領域（13）にほとんど重複するように環状に形
成されている。p⁺形領域（14a）はストライプ状に延び
た端部でP⁺形領域（14b）に連続している。

次に、第４図に示すように、ｎ形領域（24）を作成す
る。なお、ｎ形領域（24）はp⁺形領域（14a）の中に島
状に形成する。これにより、p⁺形領域（14a）の左右両
端に突出部が生じる。

次に、第５図に示す如く、アンチモンをドープしたシリ
コのエピタキシヤル成長によつて、n^-形領域（15）を全
面的に形成し、その後、素子領域の周辺部ではn^-形領域
（15）をエツチングにより除去し、p⁺形領域（13）を露
出させる。

次に、第６図に示す如く、第２のゲート領域となるp⁺形
領域（16a）（16b）を硼沿の拡散により形成する。p⁺形
領域（16a）は中央部に２本（実際には非常に多数本）
が第８図のp⁺形領域（14a）と同様にストライプ状に走
つている。p⁺形領域（16b）は、第２のゲート領域の中
でも主としてゲート電極への接続領域と言うべきもの
で、p⁺形領域（14b）と周辺部が重複するように環状に
形成されている。p⁺形領域（16b）の内周端部近傍は、
接続領域ではなく、ゲート領域として電流制御に係わつ
ている。p⁺形領域（16a）はストライプ状に延びた端部
でp⁺形領域（16b）に連続している。また、p⁺形領域（1
4a）の左右の端部は、n^-形領域（15）の厚み方向（基板
面に対して垂直方向）に透視したとき、p⁺形領域（16
a）あるいは（16b）の左右の端部と重複している。p⁺形
領域（14a）の左右の端部から離れた中央部は、同じく
透視したとき、p⁺形領域（16a）（16b）と重複していな
い。すなわち、第２のゲート領域であるp⁺形領域（16
a）（16b）と第１のゲート領域であるp⁺形領域（14a）
は平面的に見たときに相補的パターンとなつている。こ
の相補的パターンは、ストライプ状パターンの組合せが
一般的であるが、メツシユ状パターンと島状パターンの
組合せ等でもよい。

次に、第７図に示すようにアンチモンをドープしたシリ
コンのエピタキシヤル成長によつて、n^-形領域（17）を
全面的に形成する。更にリンの拡散によつてn⁺形領域
（18）を全面的に形成する。その後、素子領域の周辺部
ではn^-形領域（17）およびn⁺形領域（18）をエツチング
により除去し、p⁺形領域（13）を露出させる。

次に、第１図に示すようにn⁺形領域（18）とp⁺形領域
（13）にそれぞれ低抵抗接続されたソース電極（19）お
よびゲート電極（20）をアルミニウムの蒸着により形成
する。また、n⁺形領域（11）低抵抗接続されたドレイン
電極（21）をクロムとニツケルの連続蒸着で形成して、
SITを完成させる。ソース電極（19）はn^-形領域17とn⁺
形領域（18）を形成せず、ストライプ状の電極としてn^-
形領域（15）に直接に接続することも可能である。しか
し、ここでは、微細なゲート領域のパターンに対応しや
すいように、n^-形領域（17）とn⁺形領域（18）を形成す
ることによつて、一枚板状のソース電極（19）でn^-形領
域（15）との接続を行つている。n⁺形領域（18）はソー
ス電極（19）の低抵抗接触を確実にするために形成して
いる。第１図から明らかなように、チヤンネルとなるn^-
形領域（15）の第１の厚み方向位置である下面位置に第
１のゲート領域であるp⁺形領域（14a）（14b）が分割配
置され、n⁺形領域（15）の第２の厚み方向位置（上面位
置）に第２のゲート領域（16a）（16b）が分割配置され
ている。

第９図は、このSITの動作を説明するための部分的概念
図である。ゲート・ソース間電圧V_GSを印加すると、p⁺
形領域（14a）およびp⁺形領域（16a）の周辺のn^-形領域
に形成されていた空乏層（22）（23）は周辺に広がる。
V_GSが高くなつたある時点で、空乏層（22）（23）は点
Ａ付近で合体（ピンチオフ）する。従つて、ドレイン電
流I_Dはチヤンネル領域（点Ａ近傍のn^-形領域（15））に
おける空乏層（22）（23）の広がりの変化（電流通路の
変化）によつて変化し、V_GSによつて制御される。図か
ら明らかなように、n^-形領域（15）の厚み方向における
第１のゲート領域（14a）と第２のゲート領域（14b）と
の間隔d₂、エピタキシヤル成長で形成したn^-形領域（1
5）の厚み（例えば５μｍ）からp⁺形領域（14a）の上方
への拡散深さ（例えば1.2μｍ）とp⁺形領域（16a）の下
方への拡散深さ（例えば1.8μｍ）を差し引いた値（例
えば2.0μｍ）となる。エピタキシヤル成長層の厚みお
よび縦方向への拡散深さといつた層厚は、ホトリソグラ
フイ工程におけるパターン精度と比べると、高精度に制
御することが容易である。しかも、縦方向への拡散深さ
は横方向拡散の深さを比べると、バラツキが小さい。従
つて、通常のホトリソグラフイ工程で製作しても、ゲー
ト間隔d₂を第16図のゲート間隔d₁より高精度に（小さく
かつバラツキも少なく）制御できる。

この実施例ではp⁺形領域（14a）とp⁺形領域（16a）をn^-
形領域（15）の厚み方向に透視すると、各p⁺形領域（14
a）の左右端部がW₁、W₂（W₁＝W₂）の幅でp⁺形領域（16
a）に重複している。しかし、この構造でp⁺形領域（14
a）のパターンとp⁺形領域（16a）のパターンにずれが生
じてW₁≠W₂なつても、W₁が大きくなればW₂が小さくなる
といつた関係から、W₁＋W₂＝一定になる。W₁≠W₂となる
と、各チヤンネル領域におけるオン抵抗にバラツキが生
じる。しかし、W₁＋W₂＝一定であれば、SIT全体として
のオン抵抗R_ONはほとんど変わらず、出力特性の変動は
少ない。

R_ONの増加による特性低下を考えると、W₁、W₂の実用上
の上限は、W₁＝W₂≦10d₂であり、R_ONの低減を考える
と、W₁＝W₂≦5d₂が望ましい。下限は、W₁＝W₂≧０とす
るのが通常である。

また、この電界効果半導体装置では、ｎ形領域（24）を
設けたためにp⁺形領域（14a）の両端が突出し、チャン
ネルがここに限定されている。従って、チャンネル長が
短くなり、オン抵抗R_ONが小さい。

〔第２の実施例〕次に、第２の実施例を示す第10図のSITを説明する。但
し、この第10図及び更に別の実施例を示す第11図〜第14
図において、第１図〜第９図と共通する部分には同一の
符号を付してその説明を省略する。第10図の実施例は、
第１図の一部を変形したものであり、第１のゲート領域
としてのp⁺形領域（14a）（14b）と第２のゲート領域と
してのp⁺形領域（16a）（16b）とがn^-形領域（15）で絶
縁分離され、それぞれに第１及び第２のゲート電極（20
a）（20b）が接続されている。このため、ゲート電極
（20a）とソース電極（19）の間に印加する電圧V_GS1と
ゲート電極（20b）とソース電極（19）の間に印加する
電圧V_GS2を独立に制御することも可能になる。

〔第３の実施例〕第11図に示す第３の実施例のSITでは、p⁺形領域（14a）
（14b）とp⁺形領域（16a）（16b）とが分離され、p⁺形
領域（16a）（16b）とn^-形領域（17）及びn⁺形領域（1
8）とがソース電極（19a）によつて表面で短絡され、V
_GS2＝０として形成されている。この構造では、ゲート
・ソース間の静電容量（入力容量）が減少し、その分、
高速応答性に優れたSITとなる。

〔第４の実施例〕第12図及び第13図に示す本発明の第４の実施例のシリコ
ンのSITでは、まず、第２図と同じシリコンウエハを用
意し、第12図に示すように、エツチングにより凹部（2
5）を形成する。この凹部（25）は、シリコンウエハの
表面上に形成されているSiO₂膜（図示せず）の上にフオ
トレジストのエツチングマスク（図示せず）を形成し、
SiO₂膜およびn^-形領域（12）をエツチングすることによ
つて形成する。次に、第13図に示すように硼素の拡散に
よりp⁺形領域（14e）（14f）を形成する。図示していな
いが、凹部（25）の部分を除いては上記SiO₂膜が残つて
いるので、このSiO₂膜をそのまま拡散マスクとして選択
拡散を行い、凹部（25）とp⁺形領域（14e）のパターン
ずれを防止している。なお、p⁺形領域（14e）（14f）の
形成後に凹部（25）を形成することもできる。以後は、
第５図〜第７図および第１図と同じ工程を経て第14図の
SITを完成させる。ゲート構造を第10図、第11図のよう
に変更することもできる。

第14図のSITは、第１図のものと本質的に同一構造であ
り、凹状のp⁺形領域（14e）の突出部分によつてチヤン
ネル領域が限定され、チネンネル長を短く設定でき、第
１図と同一の作用効果が得られる。

【図面の簡単な説明】

第１図〜第９図は本発明の第１の実施例のSITを示すも
のであり、第１図は完成したSITの断面図、第２図、第
３図、第４図、第５図、第６図、第７図は各工程を示す
断面図、第８図は第３図の工程における平面図、第９図
は第１図のSITの動作原理を示す部分概念図である。第10図は第２の実施例のSITを示す断面図である。第11図は第３の実施例のSITを示す断面図である。第12図〜第14図は第４の実施例のSITを示すものであ
り、第12図は第１のゲート領域形成後の断面図、第13図
は完成したSITの断面図、第14図は動作原理を示す部分
概念図である。第15図、第16図及び第17図は第５の実施例のSITを工程
順に示す断面図である。第18図、第19図、第20図、第21図、第22図及び第23図は
第６の実施例のSITを工程順に示す断面図である。第15図は従来のSITを示す断面図、第16図は第15図のSIT
の動作を示す部分概念図である。（14a）……p⁺形領域（第１のゲート領域）、（15）…
…n^-形半導体領域、（16a）……第２のゲート領域（第
２のゲート領域）、（19）……ソース電極、（20）……
ゲート電極、（21）……ドレイン電極。

Claims

【特許請求の範囲】

【請求項１】層状に広がっているチャンネル半導体領域
（15）と、断面状態において複数個に分割され、それぞれが前記チ
ャンネル半導体領域（15）の第１の厚み方向位置に配置
され、かつ共通接続されている第１のゲート領域（14a
又は14e）と、断面状態において複数個に分割され、それぞれが前記チ
ャンネル半導体領域（15）の第２の厚み方向位置に配置
され、それぞれの中心が平面的に見て前記第１のゲート
領域（14a又は14e）の相互間に位置するように決めら
れ、それぞれが共通接続されている第２のゲート領域
（16a）と、前記チャンネル半導体領域（15）の厚み方向における一
方の側に接続された第１の主電極と、前記チャンネル半導体領域（15）の厚み方向における他
方の側に接続された第２の主電極と、前記第１のゲート領域（14a又は14e）と前記第２のゲー
ト領域（16a）との内の少なくとも一方に接続されたゲ
ート電極（20又は20a、20b）と、を具備し、主として前
記第１のゲート領域（14a又は14e）と前記第２のゲート
領域（16a）との間の空乏層の広がりによって前記第１
の主電極と前記第２の主電極との間の電流が制御される
ように前記第１のゲート領域（14a又は14e）と前記第２
のゲート領域（16a）の位置関係が決定され、前記電流
が前記第２のゲート領域（16a）の相互間、前記第１の
ゲート領域（14a又は14e）と前記第２のゲート領域（16
a）との間、及び前記第１のゲート領域（14a又は14e）
の相互間を通るように前記第１及び第２の主電極が配置
されている電界効果半導体装置において、前記第１のゲート領域（14a又は14e）の一部が、平面的
に見て前記第２のゲート領域（16a）の一部と重なり合
っており、前記第１のゲート領域（14a又は14e）と前記第２のゲー
ト領域（16a）との相互間隔を部分的に狭めるように前
記第１のゲート領域（14a又は14e）が突出部を有してい
ることを特徴とする電界効果半導体装置。