JPS637670A

JPS637670A - 電界効果半導体装置

Info

Publication number: JPS637670A
Application number: JP15112686A
Authority: JP
Inventors: Koji Otsuka; 康二大塚
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 1986-06-27
Filing date: 1986-06-27
Publication date: 1988-01-13
Anticipated expiration: 2010-10-11
Also published as: JPH0795599B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、多数のチャンネルを育てろＰへ接合ゲート形
あるいけショットキパリ了ゲート形の電界効果半導体装
置に関する。

〔従来の技術〕

静電誘導トランジスタ（以下ＳＩＴと呼ぶ）Ｉ−ｔ、非
飽和形出力特性を有する接合形電界効果トランジスタ（
接合形ＦＥＴ）に付された呼称であり、公知である。従
来のＳＩＴは、例えば、第２４１十に示す如くｎ　形基叛（１）、エピタキシャル成長テ形
成され７’ｃｎ−影領域（２）、不純物拡散で形成され
＋比ｐ　影領域（３ａ）（３ｂ）　、エピタキシャル成長
で形成され７’ｃｎ−影領域（４）、不純物拡散で形成
された＋ｎ　影領域（５）、ソース電極（６１、ゲート電極（７
１、及びドレインを極（８１から成る。ゲート領域とし
て埋＋込まれたｐ　形像域（３ａ）は、ストライプ状（格子状
）に複数本（この図で＃′ｉ３本であるが笑際にけ更に
多い）設けられ、これらの端部は周辺に環状＋に形成され念ｐ　影領域（３ｂ）につながっており、＋ｐ　影領域（３ｂ）　Ｋはゲート電極（７）が接続され
ている。

このＳＩＴ″ｔ′はゲート・ソース間電圧ＶＧＳ　（逆
電圧）によってソース・ドレイン間を流れるドレイン電
流馬を制御する。従って、ＳＩＴが次の性能を有してい
ることが望ましい。

■　低いＶ。Ｓで大きなｌＤを制御できること。丁ｆｘ
　ｂ　チ相互ニンダクタンスｇｍが大きいこと（高増幅
率化）。

■　低いＶ。Ｓで高いドレイン・ソース間常圧ｖｏＳを
制御できること（高耐圧化）。

第２５図は、従来の５ＩＴ（＋）動作を説明するための
部分的概念図である。■ＧＳ　”印加すると、ゲート領
域（３ａ）の周辺に形成されてい几空乏層（９）が広が
９．ゲート領域（３ａ）に挾まれているｎ−影領域にお
ける電流通路が狭められ、ｌＤは流れ難くなる。結果と
して、ｖｏ８によって工っが制御される。

この動作において上記■■を達成するためＫは、チャン
ネル９域におけるゲート間隔ｄ１をいかに小ざ（できる
かがポイントになってくる。このため最近では、ゲート
間隔ｄ、は数μｍ以下に設計されるよう罠なっている。

〔発明が解決しようとてる問題点〕

ゲート間隔ｄ１を狭く設計すると、それだけ高度なホト
リソグラフィ技術を使って微細加工する必豊か生じる。

丁なわち、ホトリソグラフィ工程におけるパターン精度
の制約があるため、例えば６２１〜２４ｍといった５Ｉ
Ｔｙｅ通常のホ）　ＩＩソグラフイ技技術ビワて製造歩
留り良く製作することは、極めて難しいのが実状である
。

また、電子ビーム露光法等ン利用し定高度な微細加工技
術によって十分に高いパターン精度に選択拡散−スフ（
８１０２膜）を形成し穴としても、ｐ＋形領領域３ａ）
（３ｂ）の形成時に表面領域に加わる応力の影響等によ
り横方向拡散のバラツキが生じるため、製造歩留りがな
かなか良くならないのが実状である。

そこで本発明の目的は、ホトリソグラフィ工程における
パターン精度をあまり必要とせず、横方向拡散のバラツ
キの悪影４ｉ１％少ない電界効果半導体装置を提供する
ことにある。換＠てれは、製造が容易でかつ出力特性が
良好な電界効果半導体装ｔを提供することを目的とする
。

〔間＠膚を解決するための手段〕

上記問題点を解決し、上記目的を達成するための本発明
は、笑施例を示す図面の符号を参照して説明すると、層
状に広がっているチャンネル半導体領域α９と、断面状
態において複数個に分割され。

それぞれが前記チャンネル半導体領域止の第１の厚み方
向位置に配Ｉｔされ、かつ共通接続はれている第１のゲ
ート領域（１４ａ〜１４ｈ）と、断面状態において複数
個に分割され、それぞれが前記チャンネル半導体領域Ｑ
５１の第２の厚み方向位置に配置され、そｔぞれの中心
が平面状態において前記第１のゲート領域（］４ａ〜１
４ｈ）の相互間に位置するように決められ、それぞれが
共通接続でれている第２のゲート領域（１６３〜１６ｄ
）と、前記チャンネル半導体領域（１５１Ｋ　ｉｌＩ接
又は間接に接続式ｉ次例えばソース電極α９のような第
１の主電極と、前記チャンネル半導体領域に直接又は間
接に接続はれた例えばドレイン電極ＱＩ）のような第２
の主電極と、前記第１のゲート領域（１４８〜１４ｈ）
と前記第２のゲート領域（１６ａ〜］６ｄ）との内の少
なくとも一方に接Ｍされ次ゲート電極（２０ａ〜２０Ｃ
）とを具備し、主として前記第１のゲート領域（１４８
〜１４ｈ）と前記第２のゲート領域（１６３〜］６ｄ）
との間の空乏層の広がりによって前記第１の主電極と前
記第２の主電極との間の電流が制御てれろように前記第
１のゲート領域（］４ａ〜１４ｈ）と前記第２のゲート
領域（］６ａ〜】６ｄ）の位置関係が決定され、前記電
流が前記第２のゲート領域（１６ａ−１６ｄ）の相互間
、前記第１のゲート領域（１４２〜１４ｈ）と第２のゲ
ート領域（１６ａ〜１６ｄ）との間、及び前記第１のゲ
ート領域（］４ａ〜】４ｈ）の相互間を通るように前記
第１及び第２の主電極が配置てれていること乞特徴とす
る電界効果半導体装置に係わるものである。

〔作　用〕

本発明の電界効果半導体装置では、ゲート電極■と第１
の主電極（を界効果トランジスタの場合はソース電極）
の間に逆電圧４１−８］加すると、第１のゲート領域（
１４３〜１４ｈ）と第２のゲート領域（１６ａ〜］６ｄ
）のそれぞれからこれ等の間のチャンネル半導体領域Ｃ
１ｃＪに延びている空乏層の少なくとも一方が広がり、
ついにはこれらの空乏層が合体（ピンチオフ）する。

ところで、このチャンネル半導体領域（１５１における
第１のゲート領域（］４ａ〜１４ｈ）と第２のゲート領
域（］６ａ〜１６ｄ）との間隔ｄ２け、チャンネル半導
体領域Ｃｌ５１の厚みに依存して決定される。このチャ
ンネル半導体領域Ｑ５１は、エピタキシャル成長によっ
て形成することができる。エピタキシャル成長層の厚み
は、ホトリソグラフィ工程におけるパターン精度と比べ
ると、高精度に制御し易いので、第１のゲート領域（］
４ａ〜１４ｈ）と第２のゲート領域（１６８〜］６ｄ）
との間隔ｄ２の精度を高めることが可能になる。もし、
第１及び第２のゲート領域を不純物拡散法で形成すると
、縦方向への拡散深ざのバラツキがゲート間隔ｄ２に影
響する。しかし、縦方向への拡散深ざのバラツキは横方
向拡散のバラツキと比べると小さいので、通常レベルの
ホトリソグラフィ技術によってゲート間隔ｄ２を高精度
に制御できる。ま之、ゲート領域が第１のゲート領域と
第２のゲート領域の複数段構造になっており、ゲート領
域をゲート電極まで引出丁構造千ゲート頌域への電圧印
加の方法を、要求に応じて種々の形態にすることができ
る。

〔第１の実施例〕次Ｋ、本発明の第１の実施例に係わるシリコンのＳＩＴ
を第１図〜第９図を参照して説明する。

第１図に示す完成したＳ　Ｉ　ＴＦｉ、第２図〜第６図
の製造工程に従って作製する。

まず、第２図に示す如く、ｎ十形基板ａＤ上にｎ影領域
α２をエピタキシャル成長させ几シリコンウェハを用意
する。なお、図面では１個のＳＩＴ形成領域が示されて
いるが、実際には多数のＳＩＴを１枚のウェハから作る
。用意されたウニへのｎ−影領域α２に比較的深いｐ＋
形額域α３を硼素の拡散＋により形成する。このｐ影領域（１３１は素子領域の周
辺部に沿って環状に形成されている。

次に、第７図及びこのｍ　−ｔｏ線断面ン示″″ｒ第３
＋図の如く、第１のゲート領域となるｐ　影領域（＋１４ａ）（１４ｂ）を硼素の拡散によって形成する。ｐ
影領域（１４ａ　）は第７図から明らかな如くストライ
プ＋状に３本（実際には非常に多数本）設けられ、ｐ形像域
（１４ｂ）は第１のゲート領域の中でもゲート＋電極への接続領域と言うべきもので、ｐ影領域Ｑ３１に
ほとんど重複するように環状に形成ｉｎている。

＋　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　＋ｐ形頚域（１４ａ）
はストライプ状に延び比端部でｐ形像域（Ｈｂ）に連続
している。

次に、第４図に示す如く、アンチモンｔドープし次シリ
コンのエピタキシャル成長によって、　ｎ−形像域（１
５１を全面的に形成し、その後、素子領域の周辺部では
ｎ″″形領域Ｃｌ５１をエツチングにより除去＋し、ｐ　形像域α３１−！ｒ露出させる。

次に、第５図に示す如く、第２のゲート領域と＋なるｐ　形像域（１６ａ）（ｌｆｉｂ）を硼素の拡散に
より形成する。ｐ＋十形領域１６ａ）は中央部に２本（
案際に＋は非常に多数本）が第７図のｐ形像域（１４ａ）と同様
にストライプ状に走っている。ｐ十形領域（］　６ｂ　
）は、第２のゲート領域の由でも主としてゲート電＋極への接続領域と言うべきもので、ｐ形像域（１４ｂ）
と周辺部が重複するように環状に形成されて＋いる。ｐ形像域（１６ｂ）の内周端部近傍は、接続像域
ではなく、ゲート領域として電流制御に係わつ＋ている。ｐ　形像域（１６ａ）はストライプ状に延びた
＋端部でｐ形像域（］６ｂ）に連続している。また、＋ｐ形像域（１４ａ）の左右の端部ば、ｎ　形像域α９の
厚み方向（基板面に対して垂直方向）に透視し之＋とき、ｐ　形像域（ｊ６ａ）あるいけ（１６ｂ）の左右
の端＋部と重複している。ｐ　形像域（１４ａ）の左右の端部
＋から離れ定中央部は、同じく透視したとき、ｐ形像域（
Ｊ６ａ）（１６ｂ）と重複していない。てなわち、第２
のゲート領域であるｐ＋十形領域１６ａ）（１６ｂ）と
第十】のゲート領域であるｐ形像域（１４ａ）は平面的に見
たときに相補的パターンとなっている。この相補的パタ
ーンは、ストライプ状パターンの組合せが一般的である
が、メツシュ状パターンと島状パターンの組合せ等でも
よい。

次に、第６図に示すようにアンチモンをドープしたシリ
コンのエピタキシャル成長によって、ｎ形像域（Ｉηを
全面的に形成する。更Ｋ　＋Ｊンの拡散に＋よってｎ影領域α＆を全面的に形成する。その後、素子
餉域の周辺部でけｎ−形像域αηおよびｎ＋十形領域１
８）をエツチングにより除去し、を形像域０シを露出さ
せる。

＋次Ｋ、第】図に示すようＫｎ　形像域ａ８１とに形像域
［１３１にそれぞれ低抵抗接続でｆｉ九ソース電極翰お
よびゲート電極■７アルミニウムの蒸着により形成する
。また、層形領域０１１に低抵抗接続され次ドレイン電
極０１）Ｙクロムとニッケルの連続蒸着で形成して、”
５ＩＴｐ完成させる。ソース劃１９けｎ−形像域（１７
１とｎ十形領域０＆ヲ形成せず、ストライプ状の電極と
してｎ−形像域（１５１Ｋ直接に接続するごとも可能で
−ある。しかし、ここでは、微細なゲート領域のパター
ンに対応し９丁いように、ｎ″″形領域（１７１とｎ　
形像域Ｕを形成することによって、−枚板状のソース電
極ｔ１９でｎ−形像域（１５１との接続を行っている。

０　形９域Ｑ８１けソース電極α■の低抵抗接触ビ確実
にするために形成している。第１図から明らかなように
、チャンネルとなるｎ−形像域（１５１の第１の厚み方
向位置である下面位置に第１のゲート領域であるｐ＋十
形領域１４ａ）（１４ｂ）が分割＋配置され、ｎ　形像域ａ９の第２の厚み方向位置（上面
位置）に第２のゲート９３域（１６ａ）（１６ｂ）が分
割配置されている。

第８図は、このＢＩＴの動作を説明するための部分的概
念図である。ゲート・ソース間電圧Ｖ。８＋を印加すると、ｐ　形像域（］４ａ）およびｐ　形像域
（１６ａ）の周辺のｎ−形像域に形成されていた空乏層
ωのは周辺に広がる。ＶＧＳが高ぐなつ交あろ時点で、
空乏層−（ハ）は、６Ａ付近で合体（ピンチオフ）する
。従って、ドレイン電流よりはチャンネル領域（点Ａ近
傍のｎ−形像域α５１）Ｋおける空乏層ｃ２ｚｉの広が
りの変化（Ｗ流通路の変化）によって変化し、■ｏＳに
よって制御される。図から明らかなように、ｎ−形像域
（１５１の厚み方向における第］のゲート領域（１４ａ
）と第２のゲート領域（１４ｂ）との間隔ｄ、ハ、エピ
タキシャル成長で形成したｎ−形像域ａ９の厚み（例え
ば５μｍ）からｐ＋十形領域１４ａ）の上方への拡散深
さく例えば１．２μｍ）とｐ＋十形領域１６ａ）の下方
への拡散深さく例えば１．８μｍ）Ｙ差し引い比値（例
えば２゜０μｍ）となる。エピタキシャル成長層の厚み
および縦方向への拡散深さといった層厚け、ホトリック
ラフイエ程におけるパターン精度と比べると、高精度忙
制御することが容易である。しかも、縦方向への拡散深
さは横方向拡散の深さと比べるとバラツキが小きい。従
つて、通常のホトリソグラフィ工程で表作しても、ゲー
ト間隔ｄ２を第２５図のゲート間隔ｄ１より高精度に（
小きくかつバラツキも少なく）制御できる。

この実施例ではｐ　形懺域（１４ａ）とｐ影領域（１６
ａ）をｎ−影領域α９の厚み方向に透視すると、６十ｐ形像域（１４ａ）（７）左右端部がＷｌ、Ｗ２　（Ｗ
ｌ　＝　Ｗ２　）の幅でｐ＋形領領域１６ａ）に重複し
ている。しかし、この構造でｐ　影領域（１４ａ）のノ
くターンとｐ　影領域（］６ａ）のパターンにずれが生
じてＷＩ４Ｗ２となっても、Ｗ、が大きくなればＷ２が
小さくなるといった関係から、Ｗ、＋Ｗ２＝−定になる
。Ｗ、やＷ２となると、各チャンネル領域におけるオン
抵抗にノ（ラツキが生じる。しかし、Ｗ、＋Ｗ２＝−定
であれば、ＳＩＴ全体としてのオン抵抗Ｒ８Ｎはほとん
ど変わらず、出力特性の変動は少ない。

ＲｏＮの増加による特性低下を考えると、Ｗ、、Ｗ２の
実用上の上限は、ｗｌ＝　Ｗ２≦１０ｄ２であり、Ｒｏ
Ｎの低減！考えると、ｗ、＝ｗ２≦５　ｄｚ　ｙ：ｒ”
Ｗ　４　Ｌい。下限は、Ｗ、　＝　Ｗ、≧０とするのが
通常である。

しかし、第９図のようにＷ＋＝Ｗ２＜ｏ（離Ｔ′！、た
状態）としても、Ｏ＞Ｗ、＝Ｗ２≧−２ｄ２望ましくは
Ｏ〉Ｗ、　＝　Ｗ２≧−ｄｚまでは、ケート間隔ノハラ
ツキカＷ１、Ｗ２の影４ｉｌを受けながらもバラツキの
小でい距離ｄ２によってかなり緩和てれることＫなる。

この場合、ゲート間隔ｄ２の制御性は多少損なわれるけ
れども、チャンネル長が短くなることによってＲ８Ｎの
低減が計られるという利漬が生れており、２段ゲート構
造による利漬とＷ１＋Ｗ２＝−足の効果も失なわれてい
ない。

〔第２の実施例〕次に、第２の実施例を示す第１０図のＳＩＴを説明する
。但し、この第】０図及び更に別の実施例を示す第１１
図〜第２３図において、第１図〜第９図と共通する部分
には同一の符号を付してその説明！省略する。第１０図
の実施例は、第】図の一部を変形したものであり、第１
のゲート値域としてのｐ　形酋域（ｊ４ａ）（１４ｂ）
と第２のゲート頌域としてのｐ形仰域（］６ａ）（１６
ｂ）とがｌ影領域０５）で絶縁分離され、それぞれに第
１及び第２のゲート電極（２０ａ）（２０ｂ）が接続さ
れている。このため、ゲート電極（２０ａ）とソースを
極ａ９の間に印加する電圧Ｖ。Ｓ、とゲート電極（２０
ｂ）とソース電極ａ９の間に印加する電圧Ｖ。Ｓｐ’独
立に制御てろことも可能になる。

〔第３の実施例〕第】】図に示す第３の実施例のＳＩＴでは、ｐ＋形頒頌
域１４ａ）（１４ｂ）とｐ　影領域（１６ａ）（１６ｂ
）とが分離され、ｐ影領域（］６ａ）（１６ｂ）とｎ−
影領域αＬ及び層形頌域０ｇ３とがソース電極（１９ａ
）によって表面で短絡され、ｖＧＳ２＝”として形成さ
れている。この構造では、ゲート・ソース間の静電容量
（入力容量）が減少し、その分、高速応答性に優れたＳ
ＩＴとなる。

〔第４の実施例〕第１２図及び第】３図に示す本発明の第４の実施例のシ
リコンの５ＩＴＴは、まず、第２図と同じシリコンウェ
ハを用意し、第１２図に示すようＫ、セル７７９４２２
重拡散によりｐ　影領域（１４Ｃ）（１４ｄ）とｎ影領
域Ｑ４１を作成する。丁なわち、ｐ＋形価域（１４Ｃ）
（１４ｄ）の選折拡散に用い次Ｓ＋０２−ｒスクをその
ままｎ影領域（２４１の選釈拡散にも使用する。以後は
、第４図〜第６図および第１図と同じ工程を硅で第１３
図のＳＩＴを完成させろ。第１３図のＳＩＴのゲート構
造を第１０図及び第】１図のよつに変更することもでき
る。第１２図及び第１３図におけるｐ　形働域（１４Ｃ
）（１４ｄ）は第１図のｐ＋形伽域（１４ａ）（１４ｂ
）に対応するものであり、第１のゲート値域として機能
する。

第１４図は、第１３図のＳＩＴの動作を説明するための
部分的概念図である。ｎ形像域制を設けたことによって
ｐ十形頌域（１４Ｃ）が凹状に残存することから、チャ
ンネルは、ｐ影領域（１４ｃ）のうちで突出し九部分で
限定される。このため、ゲート間隔ｄ２及び重複幅Ｗｌ
が第８図と第１４図とで同一であるとしても、チャンネ
ル長が短くなるので、オン抵抗Ｒ０Ｎが低減する。丁な
わち、ｐ　影領域（１４ｃ）の突出部分に対応１石部分
Ａが主チャンネル９域となり、チャンネル長が短かくな
る。

〔第５の実施例〕第１５図〜第】７図は第５の実施例に係わるＳＩＴを示
す。このＳＩＴを製作する時には、第２図と同じシリコ
ンウェハを用意し、第１５図沈水すように、第１２図で
ｎ形像域０４）％−影形成た所にエツチングにより凹部
内を形成する。この凹部外は、シリコンウェハの表面上
べ形成されている５ｉ０２８（図示せず）の上にフォト
レジストのエツチングマスク（図示せず）を形成し、５
ｆ０２膜およびｎ−影領域０ｚをエツチングすることに
よって形成する。次に、第１６図に示すように硼累の拡
散に＋よりｐ形働域（１４ｅ）（１４ｆ）　’％：形成する。

図示していないが、凹部内の部分を除いては上記８ｉ０
２膜が残っているので、このＳ　ｉ０２膜をそのまま拡
散マス＋りとして選択拡散２行い、凹部内とｐ影領域（］４ｅ）
のパターンずれを防止している。なお、ｐ＋形額域（１
４ｅ）（１４ｆ）の形成後に凹部内を形成することもで
きる。以後は、第４図〜第６図および第１図と同じ工程
？経て第１７図のＳＩＴ−ｇ完成させる。

ゲート構造を第１０図、第１１図のように変更すること
もできる。

第１７図のＳＩＴば、第１３図のものと本質的＋に同一構造であり、凹状のｐ影領域（１４ｅ）の突出部
分によってチャンネル領蛾が限定され、チャンネル長を
短く設定でき、第】３図と同一の作用効果が得られる。

〔第６の実施例〕第】８図〜第２３図は、本発明の第６の実施例に従うＧ
ａＡｓ　（砒化ガリウム）化合物半導体を素材とし九超
高速動作が可能なＳＩＴを説明するためのものである。

この第６の実施例では、化合物半導体の特徴を生かして
、エピタキシャル成長法ヲ全面的に採用しているが、基
本的な構造及び製造方法は第１〜第５の実施例と変わり
はないので、この詳しい説ＢＡは省略する。

まず、第１８図に示すｎ＋形基板（１］ａ）±Ｋｎ−形
佃域０２ａ）をエピタキシャル成長させたＧａＡｓウェ
ハを用意する。

次に、第１９図に示すように、カドミウムをドープした
ＧａＡｓのエピタキシャル成長により、第２のゲート領
域となるｐ＋形領領域１４ｇ）（１４ｈ）を形成＋する。このｐ影領域（１４ｇ）（１４ｈ）は全面的く形
成した後に所定のパターンにエツチングしてもよいし、
選択的てエピタキシャル成長させてもよい。

エピタキシセル層のパターンニングについては以後も同
様である。

次に、第２０図に示てように、シリコンをドープしｆｃ
　ＧａＡ、ｓのエピタキシャル成長により、ｎ−影領域
（１５ａ）を形成する。

次に、第２１図に示すように、第１のゲート領＋域となるｐ　影領域（１６Ｃ）（１６ｄ）を、カドミウ
ムをドーグし之ＧａＡｓのエピタキシャル成長により形
成する。

次に、第２２図に示すように、シリコンをドーグｔ、　
ｆｃ　ＧａＡｓのエピタキシャル成長により、ｎ−影領
域（］　７ａ　）およびｎ＋形領領域１８ａ）を連続的
に形成する。

次に、第２３図に示すように、゛ｌ−ス雷極（］Ｎ９ｂ
およびゲート電極（２０ｃ）を金−亜鉛合金の蒸着によ
ジ形成する。またドレイン電極（２１ａ）を金−ゲルマ
ニウム−ニッケル合金の蒸着により形成する。

〔変形例〕

本発明は上述の実施例に限定されるものでなく、変形可
能なものである。例えば、第１、第２のゲ＋ −ト領域としてのｐ　影領域（１４ａ）Ｎ４ｂ）（’１
６ａ）（１６ｂ）、（１４ｃ）（１４ｄ）（１４ｅ）（
１４ｆ）（１４ｇ）（１４ｈ）（７６ｃ）（１６ｄ）は
、ｐｎ接合ゲートを構成するように、不純物拡散法、イ
オン注入法あるいけエピタキシャル成長法で形成し次半
導体領域とするのが一般的である。しかし、第１、第２
のゲート領域をタングステン等を埋込んだ金属領域とし
てショットキパリアゲートを構成してもよい。また、第
６の実施例のＧａＡｓをＩｎＰ　Ｃ燐化インジウム）夕
置き換えることも可能である。また、電界効果トランジ
スタに限定されろものでもなく、例えば、特開昭５７−
８８７７１号に開示さｉている電界効果サイリスタ（静
電誘導サイリスタ）にも適用可能である。

電界効果サイリスタの場合にけ、例えば第１図、第１３
図のｎ＋形基板（ｔｌｌＹｐ＋形領域に置き換えればよ
い。また、勿論飽和形出力特性の窟界効果半導体装置洗
も適用できる。ま次、必要に応じて３又はこれよりも多
いゲート領域を厚み方向の位置を変えて設けてもよい。

〔発明の効果〕

上述から明らかな如く本発明によれば、チャンネル頭載
におけるゲート間隔の小百いｐｎ接合ゲート形あるいけ
ショットキバリアゲート形の電界効果半導体装置？通常
のホ）　＋Ｊソグラフイ技術を作って製作できる。従っ
て、高増幅率ま之け／および高耐圧の電界効果半導体装
置を安価に提供できる。また、多段構造のゲート領域の
ために、目的、用途に応じたゲート電極の引出し・接続
構造！選択することができる。

【図面の簡単な説明】第１図〜第９図は本発明の第１の実施例のＳＩＴを示す
ものであり、第】図は完成したＳＩＴの断面図、第２図
、第３図、第４図、第５図、第６図は各工程を示す断面
図、第７図は第３図の工程における平面図、第８図は第
１図のＳＩＴの動作＋原理馨示す部分概念図、第９図はｐ影領域（１６ａ）の
幅を狭め之場合を示す部分概念図である。第１０図は第２の実施例のＳＩＴを示す断面図である。ｇｌ１図は第３の実施例のＳＩＴを示す断面図である。第】２図〜第１４図は第４の実施例の８１ＴＹ示すもの
であり、第１２図は第１のゲート領域形成後の断面図、
第１３図は完成したＳＩＴの断面図、第１４図は動作原
理を示す部分概念図である。第１５図、第１６図及び第１７図は第５の実施例の８１
Ｔ’？：工程ＩＩｔｉＫ示す断面図である。第１８図、第１９因、第２０図、第２１−１第２２図及
び第２３図は第６の実施例のＳＩＴを工程順に示す断面
図である。第２４図は従来のＳＩＴを示す断面図、第２５図は第２
４図のＳＩＴの動作を示す部分概念図である。（１４ａ）・・・ｐ”Ｆｔｅｍ域（第１のゲート領域）
、側・・・ｎ−形半導体領域、（１６ａ）・・・第２の
ゲート領域（第２のゲート領域）、α９・・・ソース電
極、■・・・ゲート電極、Ｑυ・・・ドレイン電極。第１図第２図１つ第３図第４図第５図第１０図 υ 第１１図第１２図第１４図２　　　Ａ第１５図２１５　　１．３第１６図第１７図ｑ第１８図第２２図第２３図

Claims

【特許請求の範囲】

（１）層状に広がつているチャンネル半導体領域（１５
）と、断面状態において複数個に分割され、それぞれが前記チ
ャンネル半導体領域（１５）の第１の厚み方向位置に配
置され、かつ共通接続されている第１のゲート領域（１
４ａ〜１４ｈ）と、断面状態において複数個に分割され、それぞれが前記チ
ャンネル半導体領域（１５）の第２の厚み方向位置に配
置され、それぞれの中心が平面状態において前記第１の
ゲート領域（１４ａ〜１４ｈ）の相互間に位置するよう
に決められ、それぞれが共通接続されている第２のゲー
ト領域（１６ａ〜１６ｄ）と、前記チャンネル半導体領
域（１５）に直接又は間接に接続された第１の主電極と
、前記チャンネル半導体領域に直接又は間接に接続された
第２の主電極と、前記第１のゲート領域（１４ａ〜１４ｈ）と前記第２の
ゲート領域（１６ａ〜１６ｄ）との内の少なくと一方に
接続されたゲート電極（２０ａ〜２０ｃ）と、を具備し
、主として前記第１のゲート領域（１４ａ〜１４ｈ）と
前記第２のゲート領域（１６ａ〜１６ｄ）との間の空乏
層の広がりによつて前記第１の主電極と前記第２の主電
極との間の電流が制御されるように前記第１のゲート領
域（１４ａ〜１４ｈ）と前記第２のゲート領域（１６ａ
〜１６ｄ）の位置関係が決定され、前記電流が前記第２
のゲート領域（１６ａ〜１６ｄ）の相互間、前記第１の
ゲート領域（１４ａ〜１４ｈ）と前記第２のゲート領域
（１６ａ〜１６ｄ）との間、及び前記第１のゲート領域
（１４ａ〜１４ｈ）の相互間を通るように前記第１及び
第２の主電極が配置されていることを特徴とする電界効
果半導体装置。
（２）前記第１及び第２のゲート領域が平面状態にてス
トライプ状に形成されていることを特徴とする特許請求
の範囲第１項記載の電界効果半導体装置。
（３）前記第１のゲート領域と前記第２のゲート領域と
が、平面状態において、前記第１のゲート領域の一部と
前記第２のゲート領域の一部とが前記第１の厚み方向位
置と前記第２の厚み方向位置との差の１０倍以下の長さ
に渡つて重なり合つていることを特徴とする特許請求の
範囲第１項又は第２項記載の電界効果半導体装置。
（４）前記第１のゲート領域と前記第２のゲート領域と
が、平面状態において重ならず、前記第１の厚み方向位
置と前記第２の厚み方向位置との差の２倍以下の間隔を
有して離れているか、又は重なりが零とされていること
を特徴とする特許請求の範囲第１項又は第２項記載の電
界効果半導体装置。