TWI837961B - 半導體裝置與其製造方法 - Google Patents

Abstract

製造半導體裝置的方法包含形成介電層堆疊於磊晶層上，介電層堆疊包含至少一第一層與至少一第二層，至少一第一層由第一材料製成，至少一第二層由不同於第一材料的第二材料製成。圖案化介電層堆疊成階梯狀介電層堆疊。藉由階梯狀介電層堆疊，對磊晶層執行離子植入製程。

Description

半導體裝置與其製造方法

本揭露的一些實施方式是關於半導體裝置與其製造方法。

碳化矽功率電晶體具有高阻隔電壓、低導通電阻、高熱傳導性的特性，使得碳化矽功率電晶體越來越受重視。其中，碳化矽功率電晶體的阻值可由電晶體中的不同元件的阻值組成，例如觸點、通道、閘極、漂移區、基板的阻值。其中，漂移區的阻值佔了碳化矽功率電晶體中的阻值的一大部分。

本揭露的一些實施方式提供一種形成半導體裝置的方法，包含形成介電層堆疊於磊晶層上，介電層堆疊包含至少一第一層與至少一第二層，至少一第一層由第一材料製成，至少一第二層由不同於第一材料的第二材料製成。圖案化介電層堆疊成階梯狀介電層堆疊。藉由階梯狀介電層堆疊，對磊晶層執行離子植入製程。

在一些實施方式中，圖案化介電層堆疊包含藉由光罩執行第一圖案化製程以圖案化介電層堆疊，且介電層堆疊具有第一側壁。往第一方向移動光罩，並藉由光罩執行第二圖案化製程以部分地圖案化介電層堆疊，使得介電層堆疊具有第一側壁與往第一方向偏移的第二側壁，第二側壁在第一側壁上。

在一些實施方式中，圖案化介電層堆疊更包含往第一方向移動光罩，並藉由光罩執行第三圖案化製程以部分地圖案化介電層堆疊，使得介電層堆疊更具有第三側壁，且比起第二側壁，第三側壁往第一方向偏移，第三側壁在第二側壁上。

在一些實施方式中，圖案化介電層堆疊更包含往第二方向移動光罩，第二方向與第一方向相反，並藉由光罩執行第四圖案化製程以部分地圖案化介電層堆疊，使得介電層堆疊更具有第四側壁與往第二方向偏移的第五側壁，第五側壁在第四側壁上。

在一些實施方式中，圖案化介電層堆疊包含使用第一蝕刻氣體蝕刻介電層堆疊的至少一第二層。使用第二蝕刻氣體蝕刻介電層堆疊的至少一第一層，其中第一蝕刻氣體與第二蝕刻氣體不同。

在一些實施方式中，對磊晶層執行離子植入製程時，形成井區於磊晶層中，且階梯狀介電層堆疊部分地覆蓋井區。

在一些實施方式中，井區具有寬度，寬度在越靠近階梯狀介電層堆疊時越大。

本揭露的一些實施方式提供一種半導體裝置，包含基板、磊晶層、第一井區、源極區、基極區與閘極層。磊晶層在基板上。第一井區在磊晶層中，第一井區具有邊界，且邊界與磊晶層的上表面之間的夾角在45度至80度之間。源極區在第一井區中。基極區在第一井區中且相鄰源極區。閘極層在磊晶層上且覆蓋部分的第一井區。

在一些實施方式中，半導體裝置更包含第二井區，在磊晶層中，第二井區具有邊界，且第二井區的邊界與第一井區的邊界隨著越靠近閘極層而越靠近。

在一些實施方式中，磊晶層包含漂移區，在第一井區下，漂移區包含具有第一半導體型的複數個摻雜物，第一井區包含具有第二半導體型的複數個摻雜物，第一半導體型與半導體型為不同的半導體型。

綜上所述，本揭露的一些實施方式中的井區輪廓有利於減少在半導體裝置導通時空乏區接觸的機率，進而減少半導體裝置的阻值。除此之外，本揭露的一些實施方式使用包含第一層與第二層的階梯狀介電層堆疊做為遮罩，因此可以調整多項參數以調整井區的邊界輪廓來最佳化的減少半導體裝置的阻值。

本揭露的一些實施方式是關於降低半導體裝置，例如電晶體，的阻抗的方法。可透過改變半導體裝置的井區的輪廓，來改變半導體裝置的PN接面輪廓，因而降低半導體裝置導通時形成的空乏區互相接觸的機率。

第1圖繪示本揭露的一些實施方式的半導體裝置100的橫截面視圖。半導體裝置100包含基板110、磊晶層120、漂移區121、第一井區122、第二井區124、源極區126、基極區128與閘極層140。

磊晶層120在基板110上。第一井區122在磊晶層120中，第一井區122具有邊界122S，且邊界122S與磊晶層120的上表面120S之間的夾角a1在45度至80度之間。第二井區124在磊晶層120中。源極區126在第一井區122中。基極區128在第一井區122中且相鄰源極區126。閘極層140在磊晶層120上且覆蓋部分的第一井區122。第二井區124在磊晶層120中且相鄰第一井區122。源極區126與基極區128也可在第二井區124中，且基極區128相鄰源極區126。閘極層140也覆蓋部分的第二井區124。

基板110、漂移區121與源極區126包含具有第一半導體型的複數個摻雜物。第一井區122、第二井區124與基極區128包含具有第二半導體型的複數個摻雜物，且第二半導體型不同於第一半導體型。在一些實施方式中，當第一半導體型為N型，且第一半導體型的摻雜物可為磷、砷、氮等時，第二半導體型為P型，且第二半導體型的摻雜物可為硼、鎵、鋁等。在另一些實施方式中，當第一半導體型為P型，且第一半導體型的摻雜物可為硼、鎵、鋁等時，第二半導體型為N型，且第二半導體型的摻雜物可為磷、砷、氮等。在一些實施方式中，基板110與源極區126為包含具有第一半導體型的摻雜物的重摻雜區，漂移區121為包含具有第一半導體型的摻雜物的輕摻雜區，第一井區122、第二井區124為包含具有第二半導體型的摻雜物的輕摻雜區，基極區128為包含具有第二半導體型的摻雜物的重摻雜區。亦即，基板110與源極區126的摻雜濃度高於漂移區121的摻雜濃度，基極區128的摻雜濃度高於第一井區122與第二井區124的摻雜濃度。

半導體裝置100更包含閘極介電層130、源極觸點150與汲極電極160。閘極介電層130在磊晶層120上與閘極層140之間。源極觸點150接觸源極區126。汲極電極160在基板110下。因此，汲極電極160與磊晶層120位於基板110的相對兩側。由於第一井區122(或第二井區124)與漂移區121各自包含不同半導體型的摻雜物，第一井區122(或第二井區124)與漂移區121之間會形成PN接面(即邊界122S與124S處)。當導通半導體裝置100時，空乏區DR會形成在PN接面附近。當施加的電壓愈大時，空乏區DR的範圍會從PN接面往外擴張。為了避免空乏區DR彼此接觸而造成電子流無法從源極觸點150經由箭頭C流至汲極電極160，進而造成夾止效應(pinch off effect)，可設計第一井區122與第二井區124的輪廓以降低空乏區DR彼此接觸的機率，進而降低半導體裝置100的阻值。

第一井區122具有邊界122S，且第二井區124具有邊界124S。第二井區124的邊界124S與第一井區122的邊界122S隨著越靠近閘極層140而越靠近。具體而言，第一井區122的邊界122S與第二井區124的邊界124S實質上為傾斜或階梯狀的邊界，且第一井區122的寬度與第二井區124的寬度皆隨著越靠近閘極層140而越大。在一些實施方式中，第一井區122的邊界122S與磊晶層120的上表面120S之間的夾角a1在45度至80度之間，第二井區124的邊界124S與磊晶層120的上表面120S之間的夾角a2在45度至80度之間。當第一井區122與第二井區124具有如第1圖所示的輪廓時，當導通半導體裝置100時，形成在PN接面附近的空乏區DR不容易接觸彼此，或是僅有空乏區DR的最頂部接觸彼此，因此第一井區122與第二井區124之間仍有很大的空間可供電子流通過。如此一來，可大幅降低半導體裝置100的阻值。

第2圖至第24繪示本揭露的一些實施方式的半導體裝置100的製程的橫截面視圖。參考第2圖，形成介電層堆疊200於磊晶層120上，介電層堆疊200包含至少一第一層210與至少一第二層220，第一層210由第一材料製成，第二層220由不同於第一材料的第二材料製成。在一些實施方式中，第一層210由氧化矽製成，第二層220由氮化矽製成。當介電層堆疊200包含一層第一層210與一層第二層220時，第二層220在第一層210上。當介電層堆疊200包含多層第一層210與多層第二層220時，第一層210與第二層220交互堆疊，因此第二層220可夾在兩層第一層210之間，第一層210可夾在兩層第二層220之間，如第2圖所示。可根據欲形成的第一井區122與第二井區124的輪廓來決定介電層堆疊200的層數與各層的厚度。在一些實方式中，介電層堆疊200的層數可在2層到10層之間。在一些實方式中，介電層堆疊200中各層的厚度可在0.05微米至5微米之間。在一些實施方式中，介電層堆疊200的層數越多，在後續製程中，可製造出越接近斜線的第一井區122(見第1圖)與第二井區124(見第1圖)的邊界。在一些實施方式中，介電層堆疊200的各層的厚度越厚，可製造出越陡的第一井區122與第二井區124的邊界。為了便於在後文中敘述本揭露的一些實施方式中形成第一井區122與第二井區124的方式，第2圖繪示介電層堆疊200包含交錯堆疊的三層第一層210與三層第二層220，然而介電層堆疊200的層數並不限於此。

在一些實施方式中，在形成介電層堆疊200之前，可先將磊晶層120形成於基板110(見第1圖)上。基板110為任何適合的基板。在一些實施方式中，基板110可由例如但不限於碳化矽製成。基板110中可摻雜第一半導體型的摻雜劑。舉例而言，基板110可為重摻雜基板。磊晶層120可由例如但不限於碳化矽製成。磊晶層120中可摻雜第一半導體型的摻雜劑。舉例而言，磊晶層120可為輕摻雜區。亦即，磊晶層120的摻雜濃度可比基板110的摻雜濃度還低。

參考第3圖至第22圖，圖案化介電層堆疊200成階梯狀介電層堆疊200’。具體而言，參考第3圖，在介電層堆疊200與磊晶層120上形成光阻層PR1。在一些實施方式中，光阻層PR1的厚度T2大於3微米，或是光阻層PR1的厚度T2比介電層堆疊200的厚度T1還厚1微米以上。如此一來，可確保光阻層PR1在後續製程中可保護特定區域的介電層堆疊200不被蝕刻(例如第5圖中的光阻層PR1的部分PR11下的介電層堆疊200)。

接著，參考第4圖至第6圖，藉由光罩PM執行第一圖案化製程以圖案化介電層堆疊200，且介電層堆疊200具有第一側壁S1。具體而言，參考第4圖，藉由光罩PM曝光光阻層PR1，光阻層PR1可分為未經曝光的部分PR11與經曝光的部分PR12。接著，參考第5圖，顯影光阻層PR1，以移除光阻層PR1經曝光的部分PR12，而留下光阻層PR1未經曝光的部分PR11。接著，參考第6圖，藉由光阻層PR1的部分PR11圖案化介電層堆疊200。介電層堆疊200具有第一側壁S1。由於介電層堆疊200的第一層210與第二層220由不同材料形成，因此在圖案化介電層堆疊200，可先使用第一蝕刻氣體蝕刻介電層堆疊200的第二層220，接著使用第二蝕刻氣體蝕刻介電層堆疊200的第一層210，第一蝕刻氣體與第二蝕刻氣體不同。第一蝕刻氣體對第一層210與第二層220具有高蝕刻選擇比，具體而言，第一蝕刻氣體可用於蝕刻第二層220但無法用於蝕刻第一層210。第二蝕刻氣體對第一層210與第二層220具有高蝕刻選擇比，舉例而言，第二蝕刻氣體可用於蝕刻第一層210但無法用於蝕刻第二層220。因此，當使用光阻層PR1的部分PR11為遮罩圖案化介電層堆疊200時，首先使用第一蝕刻氣體蝕刻最上層的第二層220。經圖案化的最上層的第二層220便可作為遮罩，接著使用第二蝕刻氣體圖案化最上層的第一層210。接著，重複使用第一蝕刻氣體與第二蝕刻氣體圖案化介電層堆疊200直到介電層堆疊200中全部層皆被圖案化，以形成介電層堆疊200的第一側壁S1，且第一側壁S1與光阻層PR1的部分PR11 (第5圖)對齊。接著，移除光阻層PR1的部分PR11。

參考第7圖至第9圖，往第一方向D1移動光罩PM，並藉由光罩PM執行第二圖案化製程以部分地圖案化介電層堆疊200，使得介電層堆疊200具有第一側壁S1與往第一方向D1偏移的第二側壁S2，第二側壁S2在第一側壁S1上。具體而言，參考第7圖，在介電層堆疊200與磊晶層120上形成光阻層PR2，並將光罩PM往第一方向D1移動。光罩PM為第4圖至第6圖中的光罩。在一些實施方式中，與第4圖相比，在第7圖中，光罩PM被往第一方向D1移動第一距離d1，且第一距離d1可在但不限於0.2微米至0.5微米之間。接著，參考第8圖，藉由光罩PM曝光光阻層PR2，並顯影光阻層PR2，以移除光阻層PR2經曝光的部分，而留下光阻層PR2未經曝光的部分。由於光罩PM往第一方向D1移動，因此剩下的光阻層PR2暴露部分的介電層堆疊200。接著，參考第9圖，藉由光阻層PR2部分地圖案化介電層堆疊200。在第9圖中，可先以光阻層PR2為遮罩，使用第一蝕刻氣體蝕刻介電層堆疊200中最上層的第二層220，接著以最上層的第二層220為遮罩，使用第二蝕刻氣體蝕刻介電層堆疊200中最上層的第一層210，第一蝕刻氣體與第二蝕刻氣體與第6圖所述的第一蝕刻氣體與第二蝕刻氣體的細節相同。至此，介電層堆疊200具有第一側壁S1與第二側壁S2，第二側壁S2在第一側壁S1上且往第一方向D1移動。接著，參考第10圖，移除光阻層PR2。

參考第11圖至第13圖，往第一方向D1移動光罩PM，並藉由光罩PM執行第三圖案化製程以部分地圖案化介電層堆疊200，使得介電層堆疊200更具有第三側壁S3，且比起第二側壁S2，第三側壁S3往第一方向D1偏移，第三側壁S3在第二側壁S2上。具體而言，參考第11圖，在介電層堆疊200與磊晶層120上形成光阻層PR3，並進一步將光罩PM往第一方向D1移動。光罩PM為第4圖至第6圖中的光罩。在一些實施方式中，與第7圖相比，在第11圖中，光罩PM被往第一方向D1移動第二距離d2，且第二距離d2可在但不限於0.2微米至0.5微米之間。接著，參考第12圖，藉由光罩PM曝光光阻層PR3，並顯影光阻層PR3，以移除光阻層PR3經曝光的部分，而留下光阻層PR3未經曝光的部分。由於光罩PM往第一方向D1移動，因此剩下的光阻層PR3暴露部分的介電層堆疊200。接著，參考第13圖，藉由光阻層PR3部分地圖案化介電層堆疊200。在第13圖中，可先以光阻層PR3為遮罩，使用第一蝕刻氣體蝕刻介電層堆疊200中最上層的第二層220，且同時以最上層的第一層210為遮罩，使用第一蝕刻氣體蝕刻介電層堆疊200中間的第二層220，接著分別以最上層與中間的第二層220為遮罩，使用第二蝕刻氣體蝕刻介電層堆疊200中最上層與中間的第一層210，第一蝕刻氣體與第二蝕刻氣體與第6圖所述的第一蝕刻氣體與第二蝕刻氣體的細節相同。至此，介電層堆疊200具有第一側壁S1、第二側壁S2與第三側壁S3，第二側壁S2在第一側壁S1上且往第一方向D1移動，第三側壁S3在第二側壁S2上且往第一方向D1移動。接著，參考第14圖，移除光阻層PR3。

參考第15圖至第17圖，往第一方向D1移動光罩PM，並藉由光罩PM執行第四圖案化製程以部分地圖案化介電層堆疊200，使得介電層堆疊200更具有第四側壁S4，且比起第三側壁S3，第四側壁S4往第一方向D1偏移，第四側壁S4在第三側壁S3上。具體而言，參考第15圖，在介電層堆疊200與磊晶層120上形成光阻層PR4，並進一步將光罩PM往第一方向D1移動。光罩PM為第4圖至第6圖中的光罩。在一些實施方式中，與第4圖相比，在第15圖中，光罩PM被往第一方向D1移動第三距離d3，且第三距離d3可在但不限於0.2微米至0.5微米之間。接著，參考第16圖，藉由光罩PM曝光光阻層PR4，並顯影光阻層PR4，以移除光阻層PR4經曝光的部分，而留下光阻層PR4未經曝光的部分。由於光罩PM往第一方向D1移動，因此剩下的光阻層PR4暴露部分的介電層堆疊200。接著，參考第17圖，藉由光阻層PR4部分地圖案化介電層堆疊200。在第17圖中，可以光阻層PR4為遮罩，使用第一蝕刻氣體蝕刻蝕刻介電層堆疊200中最上層的第二層220，且同時分別以最上層與中間的第一層210為遮罩，使用第一蝕刻氣體蝕刻介電層堆疊200中間與最下層的第二層220。至此，介電層堆疊200具有第一側壁S1、第二側壁S2、第三側壁S3與第四側壁S4，第二側壁S2在第一側壁S1上且往第一方向D1移動，第三側壁S3在第二側壁S2上且往第一方向D1移動，第四側壁S4在第三側壁S3上且往第一方向D1移動。換句話說，介電層堆疊200的其中一側(例如第17圖的左側)為階梯狀。接著，參考第18圖，移除光阻層PR4。

接著，參考第19圖至第22圖，將介電層堆疊200的另一側(例如第19圖的右側)形成為階梯狀。具體而言，參考第19圖，往第二方向D2移動光罩PM，第二方向D2與第一方向D1相反，並藉由光罩PM執行第五圖案化製程以部分地圖案化介電層堆疊200，使得介電層堆疊200更具有第五側壁S5與往第二方向D2偏移的第六側壁S6，第六側壁S6在第五側壁S5上，其中第五側壁S5在第4圖至第6圖中即製造出。第19圖的製程相關細節與第7圖至第10圖類似，差別在於在第19圖中，與第7圖至第10圖相比，光罩PM被往第二方向D2移動第四距離d4，且第四距離d4可在但不限於0.2微米至0.5微米之間。

接著，參考第20圖，往第二方向D2移動光罩 PM，並藉由光罩PM執行第六圖案化製程以部分地圖案化介電層堆疊200，使得介電層堆疊200更具有第七側壁S7，且比起第六側壁S6，第七側壁S7往第二方向D2偏移，第七側壁S7在第六側壁S6上。第20圖的製程相關細節與第11圖至第14圖類似，差別在於在第20圖中，與第19圖相比，光罩PM被往第二方向D2移動第五距離d5，且第五距離d5可在但不限於0.2微米至0.5微米之間。

接著，參考第21圖，往第二方向D2移動光罩PM，並藉由光罩PM執行第七圖案化製程以部分地圖案化介電層堆疊200，使得介電層堆疊200更具有第八側壁S8，且比起第七側壁S7，第八側壁S8往第二方向D2偏移，第八側壁S8在第七側壁S7上。第21圖的製程相關細節與第15圖至第18圖類似，差別在於在第21圖中，與第15圖至第18圖相比，光罩PM被往第二方向D2移動第六距離d6，且第六距離d6可在但不限於0.2微米至0.5微米之間。至此，參考第22圖，階梯狀介電層堆疊200’形成於磊晶層120上，且階梯狀介電層堆疊200’具有依序往第一方向D1偏移的第一側壁S1、第二側壁S2、第三側壁S3與第四側壁S4，與依序往第二方向D2偏移的第五側壁S5、第六側壁S6、第七側壁S7與第八側壁S8。

接著，參考第23圖，藉由階梯狀介電層堆疊200’，對磊晶層120執行離子植入製程。在執行離子植 入製程後，形成第一井區122與第二井區124於磊晶層120中，且階梯狀介電層堆疊200’部分地覆蓋第一井區122與第二井區124。具體而言，由於階梯狀介電層堆疊200’的厚度不一致，且越靠近外側階梯狀介電層堆疊200’的厚度越薄，因此在植入離子時，被植入的離子可經過階梯狀介電層堆疊200’較薄的部分而進入磊晶層120。如此一來，離子不僅會被植入至完全未被階梯狀介電層堆疊200’覆蓋的區域，還會被植入至被階梯狀介電層堆疊200’的較薄部分覆蓋的區域。

藉由離子植入製程植入至磊晶層120的離子為具有第二半導體型的複數個摻雜物。因此，在形成第一井區122與第二井區124的同時，磊晶層120的剩餘部分形成漂移區121。漂移區121在第一井區122下，漂移區121包含具有第一半導體型的複數個摻雜物，第一井區122(或第二井區124)包含具有第二半導體型的複數個摻雜物，第一半導體型與半導體型為不同的半導體型。

第一井區122的邊界122S與第二井區124的邊界124S大致上與階梯狀介電層堆疊200’的側壁一致。換句話說，第一井區122具有寬度W1，寬度W1在越靠近階梯狀介電層堆疊200’時越大。第二井區124的邊界124S與第一井區122的邊界122S之間的距離隨著越靠近階梯狀介電層堆疊200’而越小。在一些實施方式中，在靠近第一井區122與第二井區124的底部處，第一井區122與第二井區124之間的距離W3在0.5微米至5微米之間，在靠近第一井區122與第二井區124的頂部處，第一井區122與第二井區124之間的距離W2在0.5微米至3微米之間。第一井區122的邊界122S與第二井區124的邊界124S可為傾斜或階梯狀，在一些實施方式中，當階梯狀介電層堆疊200’所包含的層數越多時，第一井區122的邊界122S與第二井區124的邊界124S會越趨近於傾斜狀，如第1圖所示。當第一井區122與第二井區124具有如上所述的輪廓時，可以降低空乏區彼此接觸的機率，進而降低半導體裝置的阻值。

接著，參考第24圖，移除介電層堆疊200’。接著，可在後續製程中，形成源極區126、基極區128、閘極介電層130、閘極層140、源極觸點150與汲極電極160，以形成如第1圖所示的半導體裝置100。

綜上所述，本揭露的一些實施方式中的井區輪廓有利於減少在半導體裝置導通時空乏區接觸的機率，進而減少半導體裝置的阻值。具體而言，井區的邊界可為傾斜或階梯狀，因此當導通半導體裝置時，形成在井區的邊界附近的空乏區不容易接觸彼此，或是僅有空乏區的最頂部接觸彼此。除此之外，本揭露的一些實施方式使用包含第一層與第二層的階梯狀介電層堆疊做為遮罩，並形成邊界為傾斜或階梯狀的井區。可在形成階梯狀介電層堆疊時，可藉由調整第一層與第二層的厚度、光罩偏移距離、階梯狀介電層堆疊的層數來調整階梯狀介電層堆疊的形狀，以進一步調整井區的邊界輪廓來最佳化的減少半導體裝置的阻值。

以上所述僅為本揭露之部分實施方式，不是全部之實施方式，本領域普通技術人員通過閱讀本揭露的說明書而對本揭露技術方案採取之任何等效之變化，均為本揭露之權利要求所涵蓋。

100:半導體裝置 110:基板 120:磊晶層 120S:上表面 121:漂移區 122:第一井區 122S:邊界 124:第二井區 124S:邊界 126:源極區 128:基極區 130:閘極介電層 140:閘極層 150:源極觸點 160:汲極電極 200:介電層堆疊 210:第一層 220:第二層 a1:夾角 a2:夾角 C:箭頭 D1:第一方向 D2:第二方向 d1:第一距離 d2:第二距離 d3:第三距離 d4:第四距離 d5:第五距離 d6:第六距離 DR:空乏區 PR1:光阻層 PR11:部分 PR12:部分 PR2:光阻層 PR3:光阻層 PR4:光阻層 S1:第一側壁 S2:第二側壁 S3:第三側壁 S4:第四側壁 S5:第五側壁 S6:第六側壁 S7:第七側壁 S8:第八側壁 T1:厚度 T2:厚度 W1:寬度 W2:距離 W3:距離

第1圖繪示本揭露的一些實施方式的半導體裝置的橫截面視圖。 第2圖至第24圖繪示本揭露的一些實施方式的半導體裝置的製程的橫截面視圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:半導體裝置

110:基板

120:磊晶層

120S:上表面

121:漂移區

122:第一井區

122S:邊界

124:第二井區

124S:邊界

126:源極區

128:基極區

130:閘極介電層

140:閘極層

150:源極觸點

160:汲極電極

a1:夾角

a2:夾角

C:箭頭

DR:空乏區

Claims (9)

1. 一種製造半導體裝置的方法，包含：形成一介電層堆疊於一磊晶層上，該介電層堆疊包含至少一第一層與至少一第二層，該至少一第一層由一第一材料製成，該至少一第二層由不同於該第一材料的一第二材料製成；圖案化該介電層堆疊成一階梯狀介電層堆疊，其中圖案化該介電層堆疊包含：藉由一光罩執行一第一圖案化製程以圖案化該介電層堆疊，且該介電層堆疊具有一第一側壁；以及往一第一方向移動該光罩，並藉由該光罩執行一第二圖案化製程以部分地圖案化該介電層堆疊，使得該介電層堆疊具有該第一側壁與往該第一方向偏移的一第二側壁，該第二側壁在該第一側壁上；以及藉由該階梯狀介電層堆疊，對該磊晶層執行一離子植入製程。
2. 如請求項1所述之方法，圖案化該介電層堆疊更包含：往該第一方向移動該光罩，並藉由該光罩執行一第三圖案化製程以部分地圖案化該介電層堆疊，使得該介電層堆疊更具有一第三側壁，且比起該第二側壁，該第三側壁往該第一方向偏移，該第三側壁在該第二側壁上。
3. 如請求項1所述之方法，圖案化該介電層堆疊更包含：往一第二方向移動該光罩，該第二方向與該第一方向相反，並藉由該光罩執行一第四圖案化製程以部分地圖案化該介電層堆疊，使得該介電層堆疊更具有一第四側壁與往該第二方向偏移的一第五側壁，該第五側壁在該第四側壁上。
4. 如請求項1至請求項3任一項所述之方法，圖案化該介電層堆疊包含：使用一第一蝕刻氣體蝕刻該介電層堆疊的該至少一第二層；以及使用一第二蝕刻氣體蝕刻該介電層堆疊的該至少一第一層，其中該第一蝕刻氣體與該第二蝕刻氣體不同。
5. 如請求項1至請求項3任一項所述之方法，其中對該磊晶層執行該離子植入製程時，形成一井區於該磊晶層中，且該階梯狀介電層堆疊部分地覆蓋該井區。
6. 如請求項5所述之方法，其中該井區具有一寬度，該寬度在越靠近該階梯狀介電層堆疊時越大。
7. 一種半導體裝置，包含：一基板； 一磊晶層，在該基板上；一第一井區，在該磊晶層中，該第一井區具有一邊界，且該邊界與該磊晶層的一上表面之間的夾角在45度至80度之間；一源極區，在該第一井區中；一基極區，在該第一井區中且相鄰該源極區；以及一閘極層，在該磊晶層上且覆蓋部分的該第一井區。
8. 如請求項7所述之半導體裝置，更包含一第二井區，在該磊晶層中，該第二井區具有一邊界，且該第二井區的該邊界與該第一井區的該邊界隨著越靠近該閘極層而越靠近。
9. 如請求項7所述之半導體裝置，其中該磊晶層包含一漂移區，在該第一井區下，該漂移區包含具有第一半導體型的複數個摻雜物，該第一井區包含具有第二半導體型的複數個摻雜物，第一半導體型與第二半導體型為不同的半導體型。

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