JP7443594B2

JP7443594B2 - 半導体装置及びトランジスタ

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Publication number: JP7443594B2
Application number: JP2023046211A
Authority: JP
Inventors: 礼美葛西
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2019-08-20
Filing date: 2023-03-23
Publication date: 2024-03-05
Anticipated expiration: 2039-08-20
Also published as: JP7252094B2; JP2023073323A; JP2021034446A

Description

本発明は、半導体装置及びトランジスタに関する。

トランジスタを低電圧で動作させるため、ゲート直下にウェル領域を形成しない、いわゆるネイティブトランジスタが用いられている。ネイティブトランジスタでは、ゲートの直下の領域にイオンの注入を行わないため、当該領域がイオン濃度の薄い領域となり、閾値電圧の低いトランジスタが実現される。また、ネイティブでないトランジスタにおいて注入するイオンの濃度調整等を行うことによって閾値電圧を意図的に低くしようとする場合とは異なり、ネイティブトランジスタを用いた場合には、閾値電圧を安定して低い値にすることができる。このため、半導体素子としてのネイティブトランジスタを複数配列することにより、素子間での閾値電圧のばらつきが少ない半導体装置を実現することができる。

このようなネイティブトランジスタ等の半導体素子において、チャネルストッパ層を形成することが行われている（例えば、特許文献１）。チャネルストッパ層は、例えば寄生トランジスタの動作を抑制する機能を有する。チャネルストッパ層は、例えば基板と素子分離領域との間の領域に素子分離領域に沿って形成される。

特開２００９－２６６８５６号公報

上記のようなネイティブトランジスタでは、ゲートの直下にイオンの注入を行わないことにより、低い閾値電圧を実現している。しかし、チャネルストッパ層の形成領域が大きくなると、ゲートの直下でイオン注入を行う領域が実質的に大きくなるため、トランジスタの閾値電圧が大きくなってしまうという問題があった。また、複数のトランジスタが配列された半導体装置では、素子間での閾値電圧のばらつきが大きくなるという問題があった。

本発明は上記問題点に鑑みてなされたものであり、複数のトランジスタが配列された半導体装置において、チャネルストッパ層を有するトランジスタの閾値電圧の値及び当該閾値電圧の素子間のばらつきを抑えることが可能な半導体装置を提供することを目的とする。

本発明に係る半導体装置は、ソース領域及びドレイン領域の間に形成されたチャネル領域を含む第１導電型の半導体基板からなる半導体装置であって、前記半導体基板には、前記チャネル領域を囲み前記半導体基板の１の面から第１方向に形成された絶縁体からなる絶縁層と、前記絶縁層の端部に沿って設けられ、前記ソース領域から前記ドレイン領域に向かう方向であって前記第１方向に垂直な第２方向で互いに分離した複数の領域を含む第１導電型のチャネルストッパ層と、が形成されていることを特徴とする。

本発明に係る半導体装置によれば、複数のトランジスタが配列された半導体装置において、各トランジスタの閾値電圧の値及び当該閾値電圧の素子間のばらつきを抑えつつ素子間のリーク電流を抑制することが可能な半導体装置を提供することが可能となる。

実施例１の半導体装置の上面を示す上面図である。実施例１のトランジスタの上面を示す上面図である。実施例１のトランジスタの図２におけるＹ－Ｙ線での断面を示す断面図である。実施例１のトランジスタの図２におけるＸ－Ｘ線での断面を示す断面図である。比較例のトランジスタにおけるチャネルストッパ層の形成領域を模式的に示す上面図である。比較例のトランジスタの図４ＡにおけるＸ－Ｘ線での断面を示す断面図である。比較例のトランジスタにおけるゲート電圧とドレイン電流との関係を示すグラフである。比較例のトランジスタのチャネル幅と閾値電圧との関係を示すグラフである。実施例１のトランジスタの製造手順を示すフロー図である。製造初期段階での半導体ウェハの上面を示す上面図である。図７ＡにおけるＹ－Ｙ線での断面を示す断面図である。チャネルストッパ層形成工程での半導体ウェハの上面を示す上面図である。図８ＡにおけるＹ－Ｙ線での断面を示す断面図である。素子分離領域形成工程での半導体ウェハの上面を示す上面図である。図９ＡにおけるＹ－Ｙ線での断面を示す断面図である。低濃度拡散層形成工程での半導体ウェハの断面を示す断面図である。ゲート形成工程での半導体ウェハの断面を示す断面図である。高濃度拡散層形成工程での半導体ウェハの断面を示す断面図である。実施例２のトランジスタにおけるチャネルストッパ層の形成領域を模式的に示す上面図である。

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

図１は、本発明に係る半導体装置１００を素子形成面の上方から見た上面図である。半導体装置１００は、例えばＳｉ（シリコン）からなる第１導電型（例えばＰ型）の基板である半導体基板１５と、半導体基板１５に行列（マトリクス）状に並置された複数のトランジスタ１０と、複数のトランジスタ１０の各々を囲むように間に設けられた素子分離絶縁層１４と、を含む。素子分離絶縁層１４は、半導体基板１５の１の面に埋設されている。

トランジスタ１０は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲート電極１１と、高濃度拡散層１２ｄ及び低濃度拡散層１３ｄからなるドレイン領域と、高濃度拡散層１２ｓ及び低濃度拡散層１３ｓからなるソース領域と、を含む。

ゲート電極１１は、ポリシリコン等からなる電極であり、トランジスタ１０の素子形成領域の中央部にドレイン領域及びソース領域に跨るように形成されている。本実施例では、ゲート電極１１は、上面視において長方形の形状を有するように形成されている。なお、半導体基板１５とゲート電極１１の間にはゲート絶縁膜（図示せず）が形成されている。

高濃度拡散層１２ｄ及び１２ｓは、トランジスタ１０の素子形成領域の表層に互いに離
間して形成されている。また、高濃度拡散層１２ｄと高濃度拡散層１２ｓとの間には、低濃度拡散層１３ｄ及び１３ｓが、互いに離間して形成されている。

図２は、半導体装置１００を構成するトランジスタ１０の１つを抽出して示す上面図である。図３Ａは、図２におけるＹ－Ｙ線に沿った断面図である。また、図３Ｂは、図２におけるＸ－Ｘ線に沿った断面図である。

Ｓｉ（シリコン）からなる第１導電型（例えばＰ型）の半導体基板１５には、チャネルストッパ層２０が形成されている。そして、半導体基板１５には、チャネルストッパ層２０に形成されたトレンチに埋設された絶縁膜からなる素子分離絶縁層１４が形成されている。

ゲート電極１１の下方の半導体基板１５には、図３Ａに示すように、互いに対向して設けられた第２導電型（例えばＮ型）の低濃度拡散層１３ｄ及び１３ｓが形成されている。また、低濃度拡散層１３ｄ及び１３ｓには、素子分離絶縁層１４に接するとともにゲート電極１１から離間して設けられた高濃度拡散層１２ｄ及び１２ｓが形成されている。

また、図２に示すように、低濃度拡散層１３ｄ及び高濃度拡散層１２ｄから構成されるドレイン領域と、低濃度拡散層１３ｓ及び高濃度拡散層１２ｓから構成されるソース領域と、の間にはチャネル領域１６が形成されている。すなわち、ドレイン領域及びソース領域は、チャネル領域１６を挟んで対向するように形成されている。

本実施例のトランジスタ１０は、ゲート電極１１の直下にＰ型イオンの注入を行わない所謂ネイティブトランジスタである。このようなネイティブトランジスタでは、ゲート電極１１の直下がＰ型イオンノードの薄い領域となるため、閾値電圧が低い。また、イオン注入を行いつつイオンのノード調整等を行うことによって閾値電圧を意図的に低くしようとする場合とは異なり、閾値電圧を安定して低い値にすることができる。このため、本実施例の半導体装置１００では、素子間での閾値電圧のばらつきが少ない。

次に、本実施例のトランジスタ１０におけるチャネルストッパ層２０の形状について説明する。チャネルストッパ層２０は、例えばボロン等のＰ型イオンの注入により形成され、素子間（すなわち、隣接するトランジスタ１０同士の間）におけるリーク電流の発生を抑制するために形成されている。

チャネルストッパ層２０は、トランジスタ１０の周縁における素子分離絶縁層１４の端部（すなわち、素子分離絶縁層１４の内側の縁）に沿って設けられている。そして、チャネルストッパ層２０は、ゲート電極１１の下の領域において不連続になっている。

例えば、図２及び図３Ａに示すように、チャネルストッパ層２０は、ドレイン側に位置する第１の領域２０Ａ及びソース側に位置する第２の領域２０Ｂとして、一対の領域に分離して形成されている。そして、第１の領域２０Ａ及び第２の領域２０Ｂは、チャネル領域１６を挟んで対向し、且つ素子分離絶縁層１４とドレイン領域及びソース領域の各々とが接する端部に沿って形成されている。本実施例では、チャネルストッパ層２０は、図２に示すように、上面視においてコの字形状を描くように形成されている。

本実施例とは異なり、トランジスタ１０の各々に仮にチャネルストッパ層２０が形成されていないとすると、トランジスタ１０のドレインに電圧を印加した場合に、当該トランジスタ１０のドレインから隣接するトランジスタ１０のソースに向かって、リーク電流が発生する。本実施例の半導体装置１００では、ゲート電極１１の下を除く素子分離絶縁層１４の端部に沿ってＰ型のチャネルストッパ層２０が設けられていることにより、このような素子間におけるリーク電流の発生を抑制することが可能となる。

また、本実施例の半導体装置１００において、チャネルストッパ層２０は、ゲート電極１１の下では不連続となっており、ゲート電極１１の直下の位置を避けて形成されている。このため、ゲート電極１１の直下にチャネルストッパ層２０を形成した場合と比べて、素子形成領域に占めるチャネルストッパ層２０の割合が小さい。

図４Ａは、本実施例のトランジスタ１０とは異なり、ゲート電極１１の直下にもチャネルストッパ層２０が設けられている比較例のトランジスタについて、高濃度拡散層及び低濃度拡散層を捨象して素子形成面の上方から透視した上面図である。また、図４Ｂは、図４ＡにおけるＸ－Ｘ線に沿った断面図である。

比較例のトランジスタでは、素子分離絶縁層１４の端部に沿って連続してチャネルストッパ層２０が形成されている。このようにチャネルストッパ層２０が形成されていることにより、比較例のトランジスタにおいても、素子間におけるリーク電流の発生が抑制される。

しかし、比較例のトランジスタでは、図２に示す本実施例のトランジスタ１０とは異なり、ゲート電極１１の下の領域においてもチャネルストッパ層２０の形成領域が連続している。すなわち、比較例のトランジスタでは、ゲート電極１１の下の領域にもチャネルストッパ層２０が形成されている。チャネルストッパ層２０は、ボロン等のイオン注入（以下、インプラとも称する）により形成されるため、比較例のトランジスタでは、イオン注入により形成される領域がゲート電極１１の直下に存在することになる。このため、前述したようなネイティブトランジスタの特徴、すなわちゲート電極の直下の領域のＰ型イオンノードが薄いためトランジスタの閾値電圧を小さくすることができるという利点が損なわれてしまう。

図５Ａは、比較例のトランジスタにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を、複数のチャネル幅Ｗの各々について示すグラフである。ここでは、ドレイン電圧Ｖｄ＝０．１Ｖ、チャネル長Ｌ＝２．８μｍとした場合の、チャネル幅Ｗ＝１．５μｍ、１．３μｍ、１．０μｍ、０．８μｍの各々の場合について、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示している。なお、実線がＷ＝１．５μｍ、破線がＷ＝１．３μｍ、一点鎖線がＷ＝１．０μｍ、２点鎖線がＷ＝０．８μｍの場合を夫々示している。

図５Ｂは、比較例のトランジスタのチャネル幅Ｗと閾値電圧Ｖｔｔとの関係を示すグラフである。トランジスタの閾値電圧Ｖｔｔの平均値は、チャネル幅Ｗ＝１．５μｍのときに最も小さく、Ｗ＝１．３μｍ、１．０μｍ、０．８μｍとなるにつれて大きくなる。

このように、比較例のトランジスタでは、チャネル幅Ｗが短ければ短いほど、チャネルストッパ層２０が素子形成領域に占める割合が大きく、トランジスタの閾値電圧Ｖｔｔの値も大きくなる。

これに対し、本実施例のトランジスタ１０は、ゲート電極１１の直下の領域にはチャネルストッパ層２０を形成していないため、チャネル幅Ｗを短くしてもトランジスタの閾値電圧は上昇しない。また、比較例のトランジスタのようにゲート電極１１の直下の領域にチャネルストッパ層２０が形成されていたとしても、当該部分のチャネルストッパ層２０は素子間のリーク電流の抑制にあまり寄与しないため、本実施例のトランジスタ１０と比較例のトランジスタとを比べても、素子におけるリーク電流の抑制の効果の点で大きな差異は生じない。

従って、本実施例のトランジスタ１０及び当該トランジスタ１０が複数配置された半導体装置１００によれば、各トランジスタの閾値電圧の値及び当該閾値電圧の素子間のばらつきを抑えつつ素子間のリーク電流を抑制することが可能となる。

次に、本実施例のトランジスタ１０の製造方法について、図６に示す製造フローに沿って説明する。なお、各工程の説明では、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ及び図１０Ｃを参照しつつ説明を行う。

まず、半導体基板１５に対し、チャネルストッパ層形成工程を実行する（ＳＴＥＰ１０１）。チャネルストッパ層形成工程では、Ｐ型のシリコン基板である半導体基板１５を用意し、半導体基板１５の第１の面に対し、レジストマスク３０を形成する。レジストマスク３０は、例えばフォトリソグラフィにより半導体基板１５の第１の面にスピンコート法等により塗布されたポジ型又はネガ型のレジストを露光及び現像処理することにより形成されたマスクパターンである。

図７Ａは、レジストマスク３０が形成された半導体基板１５を、当該半導体基板１５の第１の面（すなわち、素子形成面）の上方から眺めた上面図である。図７Ｂは、図７ＡにおけるＹ－Ｙ線に沿った断面図である。

次に、かかるレジストマスク３０をマスクとして、ボロン等のＰ型不純物のイオン注入（インプラ）を行い、チャネルストッパ層２０を形成する。

図８Ａは、かかるイオン注入によりチャネルストッパ層２０が形成された半導体基板１５を、当該半導体基板１５の第１の面の上方から眺めた上面図である。図８Ｂは、図８ＡにおけるＹ－Ｙ線に沿った断面図である。

次に、チャネルストッパ層２０が形成された半導体基板１５に対し、素子分離領域形成工程を実行する（ＳＴＥＰ１０２）。

素子分離領域形成工程では、エッチング処理を用いて半導体基板１５を削り、素子形成領域を囲むような形状（例えば、本実施例では長方形の枠形状）のトレンチを形成する。そして、形成したトレンチにＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜を埋め込み、ＳＴＩ（Shallow Trench Isolation）としての素子分離絶縁層１４を形成する。

図９Ａは、かかる素子分離絶縁層１４が形成された半導体基板１５を、当該半導体基板１５の第１の面の上方から眺めた上面図である。図９Ｂは、図９ＡにおけるＹ－Ｙ線に沿った断面図である。

次に、チャネルストッパ層２０及び素子分離絶縁層１４が形成された半導体基板１５に対し、低濃度拡散層形成工程を実行する（ＳＴＥＰ１０３）。

低濃度拡散層形成工程では、チャネルストッパ層２０及び素子分離絶縁層１４が形成された半導体基板１５の第１の面上に、ドレイン及びソースの形成予定領域を露出する開口部を有するレジスト（図示せず）を形成し、当該レジストをマスクとしてＰ＋（リン）やＡｓ＋（ヒ素）等のＮ型不純物のイオン注入を行う。これにより、図１０Ａに示すように、ＬＤＤ（Lightly Doped Drain）構造の低濃度拡散層１３ｄ及び１３ｓが形成される。なお、図１０Ａは、図９Ｂの断面図において、低濃度拡散層１３ｄ及び１３ｓの形成を示した図である。

次に、チャネルストッパ層２０、素子分離絶縁層１４、低濃度拡散層１３ｄ及び１３ｓが形成された半導体基板１５に対し、ゲート電極形成工程を実行する（ＳＴＥＰ１０４）。

ゲート電極形成工程では、例えば熱酸化法により半導体基板１５のゲート電極１１の形成予定領域の上面を酸化してゲート絶縁膜を形成し、ＣＶＤ法によりゲート電極１１を形成するためのポリシリコン膜を堆積する。そして、フォトリソグラフィによるレジストマスクの形成及び異方性エッチングにより、図１０Ｂに示すようなゲート電極１１を形成する。なお、図１０Ｂは、図１０Ａの断面図において、ゲート電極１１の形成を示した図である。

次に、チャネルストッパ層２０、素子分離絶縁層１４、低濃度拡散層１３ｄ及び１３ｓ、及びゲート電極１１が形成された半導体基板１５に対し、高濃度拡散層形成工程を実行する（ＳＴＥＰ１０５）。

高濃度拡散層形成工程では、ゲート電極１１をマスクとして、Ｐ＋（リン）やＡｓ＋（ヒ素）等のＮ型不純物のイオン注入を行う。これにより、低濃度拡散層１３ｄ及び１３ｓの表層の領域のうちで、ゲート電極１１でマスクされていない領域の不純物濃度が高くなり、その領域が高濃度拡散層１２ｓ及び１２ｄとして形成される。これにより、図１０Ｃに示すように、チャネルストッパ層２０、素子分離絶縁層１４、低濃度拡散層１３ｄ及び１３ｓ、ゲート電極１１、高濃度拡散層１２ｄ及び１２ｓを有する本実施例のトランジスタ１０が作製される。なお、図１０Ｃは、図１０Ｂの断面図において、高濃度拡散層１２ｄ及び１２ｓの形成を示した図である。

次に、本発明の実施例２について説明する。本実施例のトランジスタは、チャネルストッパ層の形成位置及び形状において、実施例１のトランジスタ１０と異なる。

図１１は、本実施例のトランジスタ４０を素子形成面の上方から見た上面図である。実施例１のトランジスタ１０とは異なり、本実施例のトランジスタ４０では、チャネルストッパ層２０はゲート電極１１の配置位置の直下の領域を一部含むように形成されている。例えば、本実施例のようにゲート電極１１が上面視において長方形の形状を有している場合、ゲート電極１１の直下であって当該長方形の四隅の位置及び当該四隅から延伸する辺の一部の直下の領域を含むようにチャネルストッパ層２０が形成されている。すなわち、本実施例におけるチャネルストッパ層２０の第１の領域２０Ａ及び第２の領域２０Ｂの各々は、実施例１のように完全なコの字の形状ではなく、少なくとも一部がゲート電極１１の直下の領域を含むように形成されている。

本実施例のトランジスタ４０では、チャネルストッパ層２０の一部がゲート電極１１の端部の直下にも形成されている。かかる構成によれば、製造誤差等によりチャネルストッパ層２０の形成位置及びゲート電極１１の形成位置に多少のずれが生じた場合でも、素子間におけるリーク電流の発生を抑制することができる。

すなわち、製造誤差等による各部の形成位置のずれがないと仮定した場合、実施例１のようにゲート電極１１の直下を避けてチャネルストッパ層２０を形成するのが理想的である。しかし、チャネルストッパ層２０及びゲート電極１１の位置のずれが生じた場合、ゲート電極１１の端部とチャネルストッパ層２０との間に隙間が生じてしまい、素子間におけるリーク電流の発生要因となりうる。これに対し、本実施例のようにチャネルストッパ層２０の一部がゲート電極１１の端部の直下に形成することにより、多少の位置ずれが生じた場合にも、リーク電流の発生を抑えることが可能となる。

なお、本実施例のトランジスタ４０では、チャネルストッパ層２０の一部がゲート電極１１の端部の直下に形成されているものの、図４Ａ及び図４Ｂに示した比較例と比べると、素子形成領域に占めるチャネルストッパ層２０の割合が小さい。従って、比較例のトランジスタよりも閾値電圧の値を抑えることが可能となる。

以上のように、本実施例のトランジスタ４０によれば、各トランジスタの閾値電圧の値及び当該閾値電圧の素子間のばらつきを抑えつつ素子間のリーク電流を抑制することに加え、トランジスタの製造時に多少の位置ずれが生じた場合でも素子間のリーク電流の発生を抑えることが可能となる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、トランジスタがＰ型の半導体基板から構成され、素子間のリーク電流を抑制するためにＰ型のチャネルストッパ層が形成される場合を例として説明した。しかし、これとは異なり、Ｎ型の半導体基板からなるトランジスタにＮ型のチャネルストッパ層を形成する場合にも本発明を適用することが可能である。すなわち、上記実施例では第１導電型をＰ型、第２導電型をＮ型として説明を行ったが、これとは逆に第１導電型をＮ型、第２導電型をＰ型として上記実施例のような形状のチャネルストッパ層を形成してもよい。

また、上記実施例では、トランジスタが所謂ネイティブトランジスタである場合を例として説明したが、ネイティブトランジスタではないトランジスタにも本発明を適用することが可能である。

１００半導体装置
１０、４０トランジスタ
１１ゲート電極
１２ｄ，１２ｓ高濃度拡散層
１３ｄ，１３ｓ低濃度拡散層
１４素子分離絶縁層
１５半導体基板
２０チャネルストッパ層
３０レジストマスク

Claims

ソース領域及びドレイン領域の間に形成されたチャネル領域を含む第１導電型の半導体基板からなる半導体装置であって、
前記半導体基板には、前記チャネル領域を囲み前記半導体基板の１の面から第１方向に形成された絶縁体からなる絶縁層と、前記絶縁層の端部に沿って設けられ、前記ソース領域から前記ドレイン領域に向かう方向であって前記第１方向に垂直な第２方向で互いに分離した複数の領域を含む第１導電型のチャネルストッパ層と、が形成されていることを特徴とする半導体装置。
前記半導体基板の前記チャネル領域上に設けられたゲート電極を備え、
前記チャネルストッパ層は、前記第１方向で前記ゲート電極と重なる第１領域を挟んで前記第２方向で対向する第１のチャネルストッパ領域及び第２のチャネルストッパ領域を含むことを特徴とする請求項１に記載の半導体装置。
前記絶縁層は、前記ソース領域及び前記ドレイン領域をさらに囲んでおり、
前記チャネルストッパ層は、前記絶縁層の前記ソース領域及び前記ドレイン領域と接する端部のうち前記第１領域を除く部分に沿って形成されていることを特徴とする請求項２に記載の半導体装置。
複数のＭＯＳトランジスタが前記第２方向に並置されることを特徴とする請求項１～３のいずれか１に記載の半導体装置。