JP2509300B2 - 半導体装置の入力回路 - Google Patents
半導体装置の入力回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の入力回路、特に静電耐圧を向上
させるための入力回路に関するものである。
させるための入力回路に関するものである。
（従来の技術） 従来、このような分野の技術としては、第２図及び第
３図に示すものがあった。以下、その構成を図を用いて
説明する。
３図に示すものがあった。以下、その構成を図を用いて
説明する。
第２図は従来の半導体装置における入力回路の一構成
例を示す平面図、及び第３図は第２図の入力回路の等価
回路である。
例を示す平面図、及び第３図は第２図の入力回路の等価
回路である。
第２図において、アルミニウム（Al）電極から成る入
力端子１は、P+形拡散層２を介してAl配線層３に接続さ
れており、Al配線層３は第１の端子として図示しない相
補形MOS（Ｃ−MOS）のゲート電極Ｇに接続されている。
P+形拡散層２は静電耐圧を向上させるための抵抗を成す
ものである。
力端子１は、P+形拡散層２を介してAl配線層３に接続さ
れており、Al配線層３は第１の端子として図示しない相
補形MOS（Ｃ−MOS）のゲート電極Ｇに接続されている。
P+形拡散層２は静電耐圧を向上させるための抵抗を成す
ものである。
前記P+形拡散層２の周囲には、これを囲むようにして
チャネルストッパ層４が形成されている。チャネルスト
ッパ層４はN+形拡散層によって形成され、隣接するP+形
拡散層２間における寄生MOS効果を防止するためのもの
である。チャネルストッパ層４が入力端子１と交差する
箇所Ａには、これらの間に薄い酸化膜から成る絶縁膜が
形成されている。また、チャネルストッパ層４はAl配線
層５を介して図示しない第２の端子である電源電圧端子
VDDに接続されている。
チャネルストッパ層４が形成されている。チャネルスト
ッパ層４はN+形拡散層によって形成され、隣接するP+形
拡散層２間における寄生MOS効果を防止するためのもの
である。チャネルストッパ層４が入力端子１と交差する
箇所Ａには、これらの間に薄い酸化膜から成る絶縁膜が
形成されている。また、チャネルストッパ層４はAl配線
層５を介して図示しない第２の端子である電源電圧端子
VDDに接続されている。
このように構成された入力回路の等価回路は、第３図
に示される。図において、抵抗R1はP+形拡散層２の抵抗
であり、ダイオードD1はP+形拡散層２とN-形基板或はN-
形エピタキシャル層によって形成される寄生ダイオード
ある。また、入力端子１と電源電圧端子VDD間に直列に
接続された抵抗R2及び容量C1は、抵抗R2がチャネルスト
ッパ層４の電源電圧端子VDD取出し箇所から交差箇所Ａ
までのN+形拡散抵抗であり、容量C1が交差箇所Ａにおけ
る入力端子１とチャネルストッパ層４間の容量である。
に示される。図において、抵抗R1はP+形拡散層２の抵抗
であり、ダイオードD1はP+形拡散層２とN-形基板或はN-
形エピタキシャル層によって形成される寄生ダイオード
ある。また、入力端子１と電源電圧端子VDD間に直列に
接続された抵抗R2及び容量C1は、抵抗R2がチャネルスト
ッパ層４の電源電圧端子VDD取出し箇所から交差箇所Ａ
までのN+形拡散抵抗であり、容量C1が交差箇所Ａにおけ
る入力端子１とチャネルストッパ層４間の容量である。
次に、上記入力回路の静電耐圧効果について説明す
る。
る。
先ず、入力端子１に正のサージ電圧が印加されたとき
は、サージ電荷がダイオードD1を通して電源電圧端子V
DDに抜けることによってゲート電極Ｇの保護がなされ
る。また、負のサージ電圧が印加された場合、サージ電
荷は逆バイアスされたダイオードD1を通り、電源電圧端
子VDDから入力端子１に抜けることによって、ゲート保
護が行なわれる。瞬間的には、電源電圧端子VDDから抵
抗R2、容量C1及び入力端子１の経路を経てサージ電荷が
抜ける。
は、サージ電荷がダイオードD1を通して電源電圧端子V
DDに抜けることによってゲート電極Ｇの保護がなされ
る。また、負のサージ電圧が印加された場合、サージ電
荷は逆バイアスされたダイオードD1を通り、電源電圧端
子VDDから入力端子１に抜けることによって、ゲート保
護が行なわれる。瞬間的には、電源電圧端子VDDから抵
抗R2、容量C1及び入力端子１の経路を経てサージ電荷が
抜ける。
（発明が解決しようとする課題） しかしながら、上記構成の半導体装置の入力回路にお
いては、正のサージ電圧に対しては静電耐圧効果がある
ものの、負のサージ電圧に対しては静電耐圧効果が不十
分であるという課題があった。
いては、正のサージ電圧に対しては静電耐圧効果がある
ものの、負のサージ電圧に対しては静電耐圧効果が不十
分であるという課題があった。
即ち、負のサージ電荷が電源電圧端子VDDから抵抗R2
及び容量C1を通って入力端子１に抜ける場合にあって
は、入力端子１とチャネルストッパ層４の交差箇所Ａに
おいて、絶縁破壊を生じるおそれがあった。これは、容
量C1を形成する入力端子１とチャネルストッパ層４間の
絶縁酸化膜が薄いことと、抵抗R2の抵抗値が小さいこと
に起因するものであり、そのため静電耐圧効果の不足を
来たすものであった。
及び容量C1を通って入力端子１に抜ける場合にあって
は、入力端子１とチャネルストッパ層４の交差箇所Ａに
おいて、絶縁破壊を生じるおそれがあった。これは、容
量C1を形成する入力端子１とチャネルストッパ層４間の
絶縁酸化膜が薄いことと、抵抗R2の抵抗値が小さいこと
に起因するものであり、そのため静電耐圧効果の不足を
来たすものであった。
本発明は、前記従来技術がもっていた課題として、負
のサージ電圧に対して十分な静電耐圧効果が得られない
点について解決した半導体装置の入力回路を提供するも
のである。
のサージ電圧に対して十分な静電耐圧効果が得られない
点について解決した半導体装置の入力回路を提供するも
のである。
（課題を解決するための手段） 本発明は前記課題を解決するために、入力端子と第１
の端子の間に設けられた静電耐圧向上用の拡散層と、前
記拡散層の周囲に設けられ第２の端子に接続されたチャ
ネルストッパ層とを備えた半導体装置の入力回路におい
て、前記チャネルストッパ層を途中分断して離間させ、
その離間したチャネルストッパ層間に絶縁膜を介して導
電層を設けたものである。
の端子の間に設けられた静電耐圧向上用の拡散層と、前
記拡散層の周囲に設けられ第２の端子に接続されたチャ
ネルストッパ層とを備えた半導体装置の入力回路におい
て、前記チャネルストッパ層を途中分断して離間させ、
その離間したチャネルストッパ層間に絶縁膜を介して導
電層を設けたものである。
（作 用） 本発明によれば、以上のように半導体装置の入力回路
を構成したので、途中分断により離間されたチャネルス
トッパ層は、自らのN+形拡散層の抵抗に半導体基板或い
はエピタキシャル層の抵抗を加えるように働く。また、
前記離間されたチャネルストッパ層間に絶縁膜を介して
設けられた導電層は、第２の端子の電圧レベルに保たれ
ることによって、分断されたチャネルストッパ層間を補
い、寄生MOSの発生を防止する働きをする。
を構成したので、途中分断により離間されたチャネルス
トッパ層は、自らのN+形拡散層の抵抗に半導体基板或い
はエピタキシャル層の抵抗を加えるように働く。また、
前記離間されたチャネルストッパ層間に絶縁膜を介して
設けられた導電層は、第２の端子の電圧レベルに保たれ
ることによって、分断されたチャネルストッパ層間を補
い、寄生MOSの発生を防止する働きをする。
これらの働きにより、負のサージ電圧に対しても十分
な静電耐圧効果が得られ、しかも寄生MOSの発生が防止
される。したがって、前記課題を解決することができ
る。
な静電耐圧効果が得られ、しかも寄生MOSの発生が防止
される。したがって、前記課題を解決することができ
る。
（実施例） 第１図は本発明の実施例を示す半導体装置の入力回路
の平面図であり、第４図は第１図の入力回路の等価回路
である。
の平面図であり、第４図は第１図の入力回路の等価回路
である。
第１図において、例えばN-形半導体基板11上にはAl等
から成る入力端子12が形成されており、入力端子12はP+
形拡散層13の端部に接続されている。P+形拡散層13の他
の端部はAl配線層14に接続されている。Al配線層14は、
第１の端子として図示しない例えばＣ−MOSのゲート電
極Ｇに接続されている。
から成る入力端子12が形成されており、入力端子12はP+
形拡散層13の端部に接続されている。P+形拡散層13の他
の端部はAl配線層14に接続されている。Al配線層14は、
第１の端子として図示しない例えばＣ−MOSのゲート電
極Ｇに接続されている。
前記P+形拡散層13の周囲には、N+形拡散層から成るチ
ャネルストッパ層15が形成されている。チャネルストッ
パ層15は矩形枠状を成すものであるが、そのほぼ中央部
において分断され、離間状態に配置されている。分断さ
れたチャネルストッパ層15の両端部を含む離間箇所に
は、絶縁膜を介して導電層16が形成されている。絶縁膜
が酸化シリコン（SiO2）等から成り、導電層16はAl等か
ら成るものである。
ャネルストッパ層15が形成されている。チャネルストッ
パ層15は矩形枠状を成すものであるが、そのほぼ中央部
において分断され、離間状態に配置されている。分断さ
れたチャネルストッパ層15の両端部を含む離間箇所に
は、絶縁膜を介して導電層16が形成されている。絶縁膜
が酸化シリコン（SiO2）等から成り、導電層16はAl等か
ら成るものである。
前記導電層16は、チャネルストッパ層15に接続された
Al配線層17に接続されている。Al配線層17は第２の端子
である電源電圧端子VDDに接続されており、したがって
導電層16は電源電圧端子VDDと同一の電圧レベルにあ
る。また、チャネルストッパ層15は、交差箇所Ｂにおい
てSiO2等の薄い絶縁膜を介して入力端子12と交差してい
る。
Al配線層17に接続されている。Al配線層17は第２の端子
である電源電圧端子VDDに接続されており、したがって
導電層16は電源電圧端子VDDと同一の電圧レベルにあ
る。また、チャネルストッパ層15は、交差箇所Ｂにおい
てSiO2等の薄い絶縁膜を介して入力端子12と交差してい
る。
以上のように構成された入力回路は、第４図の等価回
路で表わされる。
路で表わされる。
抵抗R3はP+形拡散層13の抵抗であり、ダイオードD2は
P+形拡散層13とN-形半導体基板11によって形成される。
寄生ダイオードである。抵抗R4は、チャネルストッパ層
15におけるN+形拡散層の抵抗とN-形半導体基板11の抵抗
とを加えたものである。また、容量C2は入力端子12とチ
ャネルストッパ層15間に形成される容量である。
P+形拡散層13とN-形半導体基板11によって形成される。
寄生ダイオードである。抵抗R4は、チャネルストッパ層
15におけるN+形拡散層の抵抗とN-形半導体基板11の抵抗
とを加えたものである。また、容量C2は入力端子12とチ
ャネルストッパ層15間に形成される容量である。
ここで、正のサージ電圧が印加された場合、サージ電
荷は入力端子12からダイオードD2を通して電源電圧端子
VDDに抜ける。したがって、ゲート電極Ｇ側が保護され
る。一方、負のサージ電圧が印加された場合は、サージ
電荷は電源電圧端子VDDから逆バイアスされたダイオー
ドD2を通って入力端子12へ抜けて行く。このとき、ダイ
オードD2が逆バイアスされているため、サージ電荷は瞬
間的に電源電圧端子VDDから抵抗R4及び容量C2を経て入
力端子12に抜ける。
荷は入力端子12からダイオードD2を通して電源電圧端子
VDDに抜ける。したがって、ゲート電極Ｇ側が保護され
る。一方、負のサージ電圧が印加された場合は、サージ
電荷は電源電圧端子VDDから逆バイアスされたダイオー
ドD2を通って入力端子12へ抜けて行く。このとき、ダイ
オードD2が逆バイアスされているため、サージ電荷は瞬
間的に電源電圧端子VDDから抵抗R4及び容量C2を経て入
力端子12に抜ける。
その際、本実施例ではチャネルストッパ層15が分断さ
れているため、N-形半導体基板11の抵抗とチャネルスト
ッパ層15の抵抗が直列に接続されて作用し、非常に大き
な抵抗値となる。このため、入力端子12とチャネルスト
ッパ層15間に形成された薄い絶縁膜が絶縁破壊に到るお
それはない。したがって、負のサージ電圧に対しても確
実な静電耐圧効果を得ることができる。
れているため、N-形半導体基板11の抵抗とチャネルスト
ッパ層15の抵抗が直列に接続されて作用し、非常に大き
な抵抗値となる。このため、入力端子12とチャネルスト
ッパ層15間に形成された薄い絶縁膜が絶縁破壊に到るお
それはない。したがって、負のサージ電圧に対しても確
実な静電耐圧効果を得ることができる。
また、チャネルストッパ層15は分断されているため、
そのままではチャネルストッパとしての働きが失われて
しまう。しかし、分断された箇所を電源電圧端子VDDと
同じ電圧レベルの導電層16で被っているので、P+形拡散
層13間における寄生MOSの発生を防止することができ
る。
そのままではチャネルストッパとしての働きが失われて
しまう。しかし、分断された箇所を電源電圧端子VDDと
同じ電圧レベルの導電層16で被っているので、P+形拡散
層13間における寄生MOSの発生を防止することができ
る。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能であり、例えば次のような変形例が挙げられ
る。
形が可能であり、例えば次のような変形例が挙げられ
る。
（１） 第１図では、N-形半導体基板11上に入力回路を
形成するものとしたが、他の基板上に入力回路が形成さ
れた場合にあっても、本発明を適用することができる。
例えば、N-形エピタキシャル層上に入力回路を形成して
もよいし、他の極性の基板上に形成してもよい。
形成するものとしたが、他の基板上に入力回路が形成さ
れた場合にあっても、本発明を適用することができる。
例えば、N-形エピタキシャル層上に入力回路を形成して
もよいし、他の極性の基板上に形成してもよい。
（２） 第１図では、P+形拡散層13及びN+形拡散層から
成るチャネルストッパ層15を用いるものとしたが、これ
らの極性を変えてもよい。
成るチャネルストッパ層15を用いるものとしたが、これ
らの極性を変えてもよい。
（３） P+形拡散層13やチャネルストッパ層15の形状は
図示のものに限らず、半導体装置の用途等に応じて種々
の形状に変形可能である。また、チャネルストッパ層15
の分断箇所や導電層16の形状も変形することができる。
図示のものに限らず、半導体装置の用途等に応じて種々
の形状に変形可能である。また、チャネルストッパ層15
の分断箇所や導電層16の形状も変形することができる。
（４） 本発明はＣ−MOSの入力回路のみならず、例え
ばBi−CMOSのように他の形式の半導体装置の入力回路に
も適用可能である。
ばBi−CMOSのように他の形式の半導体装置の入力回路に
も適用可能である。
（発明の効果） 以上詳細に説明したよう本発明によれば、チャネルス
トッパ層を途中分断して離間させたので、チャネルスト
ッパ層における第２の端子取出し箇所から入力端子の交
差箇所に到る間の抵抗を大幅に増大させることができ
る。それ故、負のサージ電圧が作用しても絶縁破壊を確
実に防止することができる。
トッパ層を途中分断して離間させたので、チャネルスト
ッパ層における第２の端子取出し箇所から入力端子の交
差箇所に到る間の抵抗を大幅に増大させることができ
る。それ故、負のサージ電圧が作用しても絶縁破壊を確
実に防止することができる。
また、前記離間したチャネルストッパ層間に絶縁膜を
介して導電層を設けたことにより、拡散層間における寄
生MOSの発生を確実に防止することができる。
介して導電層を設けたことにより、拡散層間における寄
生MOSの発生を確実に防止することができる。
したがって、負のサージ電圧に対する静電耐圧効果を
大幅に向上させ、しかも寄生MOSの発生を防止できる極
めて信頼性の高い入力回路が得られるという効果があ
る。
大幅に向上させ、しかも寄生MOSの発生を防止できる極
めて信頼性の高い入力回路が得られるという効果があ
る。
第１図は本発明の実施例を示す半導体装置の入力回路の
平面図、第２図は従来の半導体装置の入力回路の平面
図、第３図は第２図の入力回路の等価回路図、及び第４
図は第１図の入力回路の等価回路図である。 12……入力端子、13……P+形拡散層、14,17……Al配線
層、15……チャネルストッパ層、16……導電層、Ｇ……
ゲート電極、VDD……電源電圧端子。
平面図、第２図は従来の半導体装置の入力回路の平面
図、第３図は第２図の入力回路の等価回路図、及び第４
図は第１図の入力回路の等価回路図である。 12……入力端子、13……P+形拡散層、14,17……Al配線
層、15……チャネルストッパ層、16……導電層、Ｇ……
ゲート電極、VDD……電源電圧端子。
Claims (1)
- 【請求項１】入力端子と第１の端子の間に設けられた静
電耐圧向上用の拡散層と、前記拡散層の周囲に設けられ
第２の端子に接続されたチャネルストッパ層とを備えた
半導体装置の入力回路において、 前記チャネルストッパ層を途中分断して離間させ、その
離間したチャネルストッパ層間に絶縁膜を介して導電層
を設けたことを特徴とする半導体装置の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15831088A JP2509300B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体装置の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15831088A JP2509300B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体装置の入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027554A JPH027554A (ja) | 1990-01-11 |
| JP2509300B2 true JP2509300B2 (ja) | 1996-06-19 |
Family
ID=15668834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15831088A Expired - Fee Related JP2509300B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体装置の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509300B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7252094B2 (ja) * | 2019-08-20 | 2023-04-04 | ラピスセミコンダクタ株式会社 | 半導体装置及びトランジスタ |
-
1988
- 1988-06-27 JP JP15831088A patent/JP2509300B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027554A (ja) | 1990-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |