JPH01186664A - 入力回路 - Google Patents
入力回路Info
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- JPH01186664A JPH01186664A JP493988A JP493988A JPH01186664A JP H01186664 A JPH01186664 A JP H01186664A JP 493988 A JP493988 A JP 493988A JP 493988 A JP493988 A JP 493988A JP H01186664 A JPH01186664 A JP H01186664A
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- input terminal
- input
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- 238000009792 diffusion process Methods 0.000 abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 23
- 229920005591 polysilicon Polymers 0.000 abstract description 23
- 230000015556 catabolic process Effects 0.000 abstract 2
- 230000001681 protective effect Effects 0.000 abstract 2
- 239000004065 semiconductor Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
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- 238000009413 insulation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体基板に形成されたＢｉＣＭＯ８集積
回路における入力回路に関する。
回路における入力回路に関する。
（従来の技術）
従来のこの檜の入力回路の第１の側を第３図に示す。こ
の回路は、入力端子ｌと内部回路２間にポリシリコン抵
抗３とＰ＋拡散抵抗４が直列に接続され、そのＰ＋拡散
抵抗４と内部回路２の接続点と接地間に第１のダイオー
ド５が図示極性で接続される。また、Ｐ＋拡散抵抗４で
形成される寄生ダイオードの第２のダイオード６がＰ＋
拡散抵抗４とＩＣ電源ＶＤＤ間に図示極性で接続される
。
の回路は、入力端子ｌと内部回路２間にポリシリコン抵
抗３とＰ＋拡散抵抗４が直列に接続され、そのＰ＋拡散
抵抗４と内部回路２の接続点と接地間に第１のダイオー
ド５が図示極性で接続される。また、Ｐ＋拡散抵抗４で
形成される寄生ダイオードの第２のダイオード６がＰ＋
拡散抵抗４とＩＣ電源ＶＤＤ間に図示極性で接続される
。
第４図は従来の入力回路の第２の例で、入力端子１１が
ポリシリコン抵抗１２を通して内部回路１３に接続され
、この内部回路１３とポリシリコン抵抗１２の接続点と
接地間にダイオード１４が図示極性で接続される〇 第５図は、前記第３図の入力回路をＢｉＣＭＯ８集積回
路内に半導体装置として構成した断面図で、２１はＮ−
基板、２２はＰ十拡散層、２３はＰ″′′ウエル層４は
Ｎ＋拡散層、２５は絶縁膜、２６は中間絶縁膜、２７は
ポリシリコン層、２８はアルは配線である。
ポリシリコン抵抗１２を通して内部回路１３に接続され
、この内部回路１３とポリシリコン抵抗１２の接続点と
接地間にダイオード１４が図示極性で接続される〇 第５図は、前記第３図の入力回路をＢｉＣＭＯ８集積回
路内に半導体装置として構成した断面図で、２１はＮ−
基板、２２はＰ十拡散層、２３はＰ″′′ウエル層４は
Ｎ＋拡散層、２５は絶縁膜、２６は中間絶縁膜、２７は
ポリシリコン層、２８はアルは配線である。
仁の装置においては、ポリシリコン層２７でポリシリコ
ン抵抗３が形成され、Ｐ十拡散層２２でＰ＋拡散抵抗４
が形成褌れる。そして、これらポリシリコン抵抗３（ぼ
りシリコン層２７）とＰ＋拡散抵抗４（Ｐ＋拡散層２２
）が入力端子ｌと内部回路２間にＭ配線２８により直列
に接続されている。また、Ｎ十拡散層２４とＰ−ウェル
層２３で第１のダイオード５が形成され、Ｐ＋拡散層２
２とＮ−基板２１とで寄生ダイオードの第２のダイオー
ド６が形成されており、これらダイオード５．６は抵抗
３゜４と同様に静電耐量を向上させるために構成してい
る。
ン抵抗３が形成され、Ｐ十拡散層２２でＰ＋拡散抵抗４
が形成褌れる。そして、これらポリシリコン抵抗３（ぼ
りシリコン層２７）とＰ＋拡散抵抗４（Ｐ＋拡散層２２
）が入力端子ｌと内部回路２間にＭ配線２８により直列
に接続されている。また、Ｎ十拡散層２４とＰ−ウェル
層２３で第１のダイオード５が形成され、Ｐ＋拡散層２
２とＮ−基板２１とで寄生ダイオードの第２のダイオー
ド６が形成されており、これらダイオード５．６は抵抗
３゜４と同様に静電耐量を向上させるために構成してい
る。
第６図は、同様に第４図の回路をＢｉＣＭＯ８集積回路
内に半導体装置として構成した断面図で、３１はＮ−基
板、３２はＰ−ウェル層、３３はＮ十拡散層、３４は絶
縁膜、３５は中間絶縁膜、３６はポリシリコン層、３７
はＭ配線である。
内に半導体装置として構成した断面図で、３１はＮ−基
板、３２はＰ−ウェル層、３３はＮ十拡散層、３４は絶
縁膜、３５は中間絶縁膜、３６はポリシリコン層、３７
はＭ配線である。
この装置においては、ポリシリコン層３６でポリシリコ
ン抵抗１２が形成され、Ｍ配線３７により入力端子１１
と内部回路１３間に接続される。
ン抵抗１２が形成され、Ｍ配線３７により入力端子１１
と内部回路１３間に接続される。
また、Ｎ十拡散層３３とＰ−ウェル層３２でダイオード
１４が形成されており、このダイオード１４はポリシリ
コン抵抗１２と同様に静電耐量を向上させるために構成
している。
１４が形成されており、このダイオード１４はポリシリ
コン抵抗１２と同様に静電耐量を向上させるために構成
している。
（発明が解決しようとする課題）
しかしながら、前述の第３図の入力回路では。
ＩＣ電源ＶＤＤがゼロレベルで入力端子ｌにハイレベル
が印加された時、入力端子ｌから第２のダイオード６を
通してＩＣ電源ＶＤＤに電流が流れる欠点がある。
が印加された時、入力端子ｌから第２のダイオード６を
通してＩＣ電源ＶＤＤに電流が流れる欠点がある。
一方、第４図の入力回路では、入力端子１１と電源間に
第３図の第２のダイオード６のようなダイオードがない
ため、電源レベルが入力レベルより低くても、入力端子
１１から電源ＶＤＤに電流が流れ込むことはないが、入
力端子１１と電源間にサージ電圧が入った時の静電耐量
が弱くなる欠点がある。また、入力保護抵抗として抵抗
１２は２ＫＱ〜３にΩでなくてはならないが、ポリシリ
コン抵抗のρ３は通常２０ら６程度でＰ“拡散抵抗のρ
３２００Ω〜ＩＫΩに比較してかなり小さく、Ｐ＋拡散
抵抗と同抵抗値を得るには線長を長くとる必要があるた
め、占有面積が大きくなる欠点がある。
第３図の第２のダイオード６のようなダイオードがない
ため、電源レベルが入力レベルより低くても、入力端子
１１から電源ＶＤＤに電流が流れ込むことはないが、入
力端子１１と電源間にサージ電圧が入った時の静電耐量
が弱くなる欠点がある。また、入力保護抵抗として抵抗
１２は２ＫＱ〜３にΩでなくてはならないが、ポリシリ
コン抵抗のρ３は通常２０ら６程度でＰ“拡散抵抗のρ
３２００Ω〜ＩＫΩに比較してかなり小さく、Ｐ＋拡散
抵抗と同抵抗値を得るには線長を長くとる必要があるた
め、占有面積が大きくなる欠点がある。
この発明は上記の点に鑑みなされたもので、静電耐量を
向上させることができ、かつ電源がゼロレベルで入力が
ハイレベルであっても、該入力から電源への電流をカッ
トオフでき、さらＫは半導体基板上における占有面積を
小さくし得る入力回路を提供することを目的とする。
向上させることができ、かつ電源がゼロレベルで入力が
ハイレベルであっても、該入力から電源への電流をカッ
トオフでき、さらＫは半導体基板上における占有面積を
小さくし得る入力回路を提供することを目的とする。
（課題を解決するための手段）
この発明では、入力端子と内部回路との間に入力保護抵
抗を有し、その保護抵抗と内部回路の接続点から接地に
対して逆方向に第１のダイオードが接続され、さらに、
前記入力保護抵抗で形成される該抵抗側をアノードとす
る寄生ダイオードからなる第２のダイオードのカソード
に、電源から゛順方向に第３のダイオードが接続されて
入力回路が構成される。
抗を有し、その保護抵抗と内部回路の接続点から接地に
対して逆方向に第１のダイオードが接続され、さらに、
前記入力保護抵抗で形成される該抵抗側をアノードとす
る寄生ダイオードからなる第２のダイオードのカソード
に、電源から゛順方向に第３のダイオードが接続されて
入力回路が構成される。
（作用）
このように構成された入力回路においては、電源レベル
がゼロレベルで入力端子がハイレベル状態でも、第３の
ダイオードによって、入力端子から電源に電流が流れ込
むことが阻止される。また、サージ電圧の電荷のパス経
路は、入力端子から入力保護抵抗、第２のダイオードお
よび第３のダイオードを通って電源に抜けるパス経路と
、入力端子から入力保護抵抗、第１のダイオードを通っ
て接地に抜けるパス経路の２通りがある。
がゼロレベルで入力端子がハイレベル状態でも、第３の
ダイオードによって、入力端子から電源に電流が流れ込
むことが阻止される。また、サージ電圧の電荷のパス経
路は、入力端子から入力保護抵抗、第２のダイオードお
よび第３のダイオードを通って電源に抜けるパス経路と
、入力端子から入力保護抵抗、第１のダイオードを通っ
て接地に抜けるパス経路の２通りがある。
（実施例）
以下この発明の一実施例を図面ｔ−参照して説明する。
第１図はこの発明の一実施例の回路図である。この図に
おいて、４１は入力端子で、この入力端子４１と内部回
路４２間に人力保護抵抗としてポリシリコン抵抗４３と
Ｐ＋拡散抵抗４４が直列に接続される。また、内部回路
４２とＰ＋拡散抵抗４４の接続点から接地に対して逆方
向に第１のダイオード４５が接続されている。さらに、
前記Ｐ＋拡散抵抗４４に工つて該抵抗４４１１１１１を
アノードとして寄生ダイオード（第２のダイオード４６
）が形成されており、この第２のダイオード４６のカソ
ードに、ＩＣ電源ＶＤＤから順方向に第３のダイオード
４７が接続されている。
おいて、４１は入力端子で、この入力端子４１と内部回
路４２間に人力保護抵抗としてポリシリコン抵抗４３と
Ｐ＋拡散抵抗４４が直列に接続される。また、内部回路
４２とＰ＋拡散抵抗４４の接続点から接地に対して逆方
向に第１のダイオード４５が接続されている。さらに、
前記Ｐ＋拡散抵抗４４に工つて該抵抗４４１１１１１を
アノードとして寄生ダイオード（第２のダイオード４６
）が形成されており、この第２のダイオード４６のカソ
ードに、ＩＣ電源ＶＤＤから順方向に第３のダイオード
４７が接続されている。
第２図は、上記のような入力回路ｆｃ Ｂｉ ＣＭＯ８
集槓回路内に半導体装置として構成した断面図である。
集槓回路内に半導体装置として構成した断面図である。
この図において、ｓ ｔＦｉｐ型半導体基板で、表面部
の所定領域には埋込み層５２が形成される。
の所定領域には埋込み層５２が形成される。
この埋込み層５２を設けた前記基板５１上にはＮ”−エ
ビタ中シャル層５３が積層されており、このＮ−エぎタ
午シャル層５３はＰをアイソレージ冒ン領域５４によっ
て第１１７）Ｎ−領域５５．第２のＮ−領域５６および
第３のＮ−領域５７に分離される。そして、第３のＮ″
″領域５７内にはＰ−フェル層５８が設けられ、このＰ
−ウェル層５８内にはＮ十拡散層５９が設けられるもの
でｈｔ）、とのＮ十拡散層５９とＰ″″ウェル層５８に
エフ第１図の第１のダイオード４５が形成される。一方
、第２のＮ″″領域５６（底部に前記埋込み層５２が設
けられる）にはＰ＋拡散層６０が設けられており、この
Ｐ＋拡散層６０により第１図のＰ１拡散抵抗４４が形成
されると同時に、とのＰ＋拡散層６０と第２のＮ−領域
５６との間に寄生ダイオード（第２のダイオード４６）
が形成される。
ビタ中シャル層５３が積層されており、このＮ−エぎタ
午シャル層５３はＰをアイソレージ冒ン領域５４によっ
て第１１７）Ｎ−領域５５．第２のＮ−領域５６および
第３のＮ−領域５７に分離される。そして、第３のＮ″
″領域５７内にはＰ−フェル層５８が設けられ、このＰ
−ウェル層５８内にはＮ十拡散層５９が設けられるもの
でｈｔ）、とのＮ十拡散層５９とＰ″″ウェル層５８に
エフ第１図の第１のダイオード４５が形成される。一方
、第２のＮ″″領域５６（底部に前記埋込み層５２が設
けられる）にはＰ＋拡散層６０が設けられており、この
Ｐ＋拡散層６０により第１図のＰ１拡散抵抗４４が形成
されると同時に、とのＰ＋拡散層６０と第２のＮ−領域
５６との間に寄生ダイオード（第２のダイオード４６）
が形成される。
また、第２のＮ−領域５６にはＮ＋のコンタクト領域６
１が形成される。また、この第２のＮ−領域５６上にお
いて、エピタ中シャル層５３０表面上には、絶縁膜６２
を挾んでポリシリコン層６３が設けられており、このポ
リシリコン層６３により第１図のポリシリコン抵抗４３
が形成される。一方、第１のＮ″″領域５５（第２ＯＮ
−領域５６と同様に底部には埋込み層５２が設けられる
〕にはＰ＋拡散層６４が設けられ、とのＰ＋拡散層６４
内にＵＮ＋拡散層６５が設けられるもので、このＮ＋拡
散層６５とＰ十拡散Ｊ−６４により第１図の第３のダイ
オード４７が形成されている。そして、この第３のダイ
オード４７のアノード（Ｐ＋拡散層６４）は中間絶縁膜
６６上のＡｌ配線６７によりＩＣ電源ＶＤＤに配線され
る。
１が形成される。また、この第２のＮ−領域５６上にお
いて、エピタ中シャル層５３０表面上には、絶縁膜６２
を挾んでポリシリコン層６３が設けられており、このポ
リシリコン層６３により第１図のポリシリコン抵抗４３
が形成される。一方、第１のＮ″″領域５５（第２ＯＮ
−領域５６と同様に底部には埋込み層５２が設けられる
〕にはＰ＋拡散層６４が設けられ、とのＰ＋拡散層６４
内にＵＮ＋拡散層６５が設けられるもので、このＮ＋拡
散層６５とＰ十拡散Ｊ−６４により第１図の第３のダイ
オード４７が形成されている。そして、この第３のダイ
オード４７のアノード（Ｐ＋拡散層６４）は中間絶縁膜
６６上のＡｌ配線６７によりＩＣ電源ＶＤＤに配線され
る。
また、第３のダイオード４７のカソード（Ｎ十拡散層６
５）はＭ配線６８によりＮ＋コンタクト領域６１、すな
わち第２ＯＮ−領域５６であり第２のダイオード４６の
カソードに配線される。また、入力端子４１かＭ配線６
９によりポリシリコン層６３（ポリシリフン抵抗４３）
の一端に配線されており、このポリシリフン層６３の他
端はＭ配線７゜によりＰ＋拡散層６０ （Ｐ＋拡散抵抗
４４）の一端に接続される。また、Ｐ十拡散層６ｏの他
端はＭ配線７１によりＮ＋拡散層５９（第１のダイオー
ド４５のカッ−）′）に配線されており、さらに同配線
７１により内部回路４２に配線される。なお、第１のＮ
−領域５５内にはＮ＋のコンタクト領域７２が形成され
、このコンタクト領域７２にも前記配線６７が接してい
る。この第１のＮ−領域部は、ＮＰＮト２ンゾスタをフ
レフタ・ペースシ璽−トで第３のダイオード４７として
いる。
５）はＭ配線６８によりＮ＋コンタクト領域６１、すな
わち第２ＯＮ−領域５６であり第２のダイオード４６の
カソードに配線される。また、入力端子４１かＭ配線６
９によりポリシリコン層６３（ポリシリフン抵抗４３）
の一端に配線されており、このポリシリフン層６３の他
端はＭ配線７゜によりＰ＋拡散層６０ （Ｐ＋拡散抵抗
４４）の一端に接続される。また、Ｐ十拡散層６ｏの他
端はＭ配線７１によりＮ＋拡散層５９（第１のダイオー
ド４５のカッ−）′）に配線されており、さらに同配線
７１により内部回路４２に配線される。なお、第１のＮ
−領域５５内にはＮ＋のコンタクト領域７２が形成され
、このコンタクト領域７２にも前記配線６７が接してい
る。この第１のＮ−領域部は、ＮＰＮト２ンゾスタをフ
レフタ・ペースシ璽−トで第３のダイオード４７として
いる。
以上のような一実施例の入力回路は、ＩＣ電源ＶＤＤレ
ベルがゼロで入力１１１子４１がハイレベル状態でも、
第３のダイオード４７によって、入力端子４１からＩＣ
電源ＶＤＤに電流が流れ込むことは阻止される。
ベルがゼロで入力１１１子４１がハイレベル状態でも、
第３のダイオード４７によって、入力端子４１からＩＣ
電源ＶＤＤに電流が流れ込むことは阻止される。
また、チーノミ圧の電荷のノイス経路は、入力端子４１
からポリシリコン抵抗４３．Ｐ＋拡散抵抗４４゜第２の
ダイオード４６および第３のダイオード４７を通ってＩ
Ｃ電源ＶＤＤ ｔｃ抜けるパス経路と、入力端子４１か
らホリシリーｓン抵抗４３．Ｐ＋拡散抵抗４４および第
１のダイオード４５を通って接地に抜ける／４ス経路の
２通りがある。したがって、チーノミ圧に対する充分な
静電耐量が得られる。
からポリシリコン抵抗４３．Ｐ＋拡散抵抗４４゜第２の
ダイオード４６および第３のダイオード４７を通ってＩ
Ｃ電源ＶＤＤ ｔｃ抜けるパス経路と、入力端子４１か
らホリシリーｓン抵抗４３．Ｐ＋拡散抵抗４４および第
１のダイオード４５を通って接地に抜ける／４ス経路の
２通りがある。したがって、チーノミ圧に対する充分な
静電耐量が得られる。
（発明の効果）
以上詳細に説明したように、この発明の入力回路によれ
ば、チーノミ圧の電荷の・譬ス経路として電源側と接地
側の２種類があり、静電耐量を充分向上させることがで
きる。また、電源レベルが入力端子レベルより低い場合
でも、入力端子から電源への電流の流れ込みをカットオ
フすることができる。さらに、入力保護抵抗としてＰ十
拡散抵抗を使用できることにより、ポリシリコン抵抗の
みの場合よりも半導体基板上における占有面積を大幅に
小さくすることができる。
ば、チーノミ圧の電荷の・譬ス経路として電源側と接地
側の２種類があり、静電耐量を充分向上させることがで
きる。また、電源レベルが入力端子レベルより低い場合
でも、入力端子から電源への電流の流れ込みをカットオ
フすることができる。さらに、入力保護抵抗としてＰ十
拡散抵抗を使用できることにより、ポリシリコン抵抗の
みの場合よりも半導体基板上における占有面積を大幅に
小さくすることができる。
第１図はこの発明の入力回路の一実施例を示す回路図、
第２図は上記入力回路を半導体装置として構成した断面
図、第３図および第４図は従来の入力回路のｉｔおよび
第２の例を示す回路図、第５図および第６図は上記従来
の回路の第１および第２の例をそれぞれ半導体装置とし
て構成した断面図である。 ４１・・・入力端子、４２・・・内部回路、４３・−ポ
リシリコン抵抗、４４・・・Ｐ十拡散抵抗、４５・・・
第１のダイオード、４６・・・第２のダイオード、４７
・・・第３のダイオード。 ４１：入力端子 ４２：内部回路 ４３：ボリシリコン抵抗− 本発明 一実施例の入力回路 第１図
第２図は上記入力回路を半導体装置として構成した断面
図、第３図および第４図は従来の入力回路のｉｔおよび
第２の例を示す回路図、第５図および第６図は上記従来
の回路の第１および第２の例をそれぞれ半導体装置とし
て構成した断面図である。 ４１・・・入力端子、４２・・・内部回路、４３・−ポ
リシリコン抵抗、４４・・・Ｐ十拡散抵抗、４５・・・
第１のダイオード、４６・・・第２のダイオード、４７
・・・第３のダイオード。 ４１：入力端子 ４２：内部回路 ４３：ボリシリコン抵抗− 本発明 一実施例の入力回路 第１図
Claims (1)
- 【特許請求の範囲】 （ａ）入力端子と内部回路との間に入力保護抵抗を有し
、 （ｂ）その保護抵抗と内部回路の接続点から接地に対し
て逆方向に第１のダイオードが接続され、さらに、 （ｃ）前記入力保護抵抗で形成される該抵抗側をアノー
ドとする寄生ダイオードからなる第２のダイオードのカ
ソードに、電源から順方向に第３のダイオードが接続さ
れてなる入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP493988A JPH01186664A (ja) | 1988-01-14 | 1988-01-14 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP493988A JPH01186664A (ja) | 1988-01-14 | 1988-01-14 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01186664A true JPH01186664A (ja) | 1989-07-26 |
Family
ID=11597545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP493988A Pending JPH01186664A (ja) | 1988-01-14 | 1988-01-14 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01186664A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171765A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | 集積回路装置 |
| KR100323455B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 정전기방전 보호회로 |
| US8810004B2 (en) | 2009-11-26 | 2014-08-19 | Nxp, B.V. | Methods, systems and devices for electrostatic discharge protection |
-
1988
- 1988-01-14 JP JP493988A patent/JPH01186664A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171765A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | 集積回路装置 |
| KR100323455B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 정전기방전 보호회로 |
| US8810004B2 (en) | 2009-11-26 | 2014-08-19 | Nxp, B.V. | Methods, systems and devices for electrostatic discharge protection |
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