JPH03171765A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH03171765A JPH03171765A JP1310978A JP31097889A JPH03171765A JP H03171765 A JPH03171765 A JP H03171765A JP 1310978 A JP1310978 A JP 1310978A JP 31097889 A JP31097889 A JP 31097889A JP H03171765 A JPH03171765 A JP H03171765A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は，集積回路装置に係わり、特に，いわゆるバイ
モス（ＢｉＭＯＳ）構造の集積回路装置に付設した保護
ダイオードに好適し、１００ＭＨｚ乃至８００ＭＨｚの
高周波領域におけるＴＶ用ＶＨＦ， ＵＨＦ帯で動作す
るアナログリニャー（Ａｎａｌｏｇｕｅ Ｌｉｎｅａｒ
）回路に適用する。
モス（ＢｉＭＯＳ）構造の集積回路装置に付設した保護
ダイオードに好適し、１００ＭＨｚ乃至８００ＭＨｚの
高周波領域におけるＴＶ用ＶＨＦ， ＵＨＦ帯で動作す
るアナログリニャー（Ａｎａｌｏｇｕｅ Ｌｉｎｅａｒ
）回路に適用する。
（従来の技術）
集積回路装置の一部は，ミキサー（Ｍｉｘｅｒ）として
も利用されており、その一例を第１図に示した．即ち、
バイポーラトランジスタのエミツタをＭＯＳＦＥＴのド
レインに連結し，このソースとゲート間に保護ダイオー
ドを設置して回路を構成している．この構造を示す第２
図の断面図に明らかなように、バイポーラトランジスタ
及びＭＯＳＦＥＴは、当然シリコン半導体基板にモノリ
シツク（Ｎｏｎｏｌｙｔｈｉｃ）に形成している．なお
，本発明における以後の記載では、Ｐ導電型を第１導電
型、Ｎ導電型を第２導電型とする．上記の構造を得るた
めには，第１導電型Ｐシリコン半導体層１即ち半導体基
板の表面には、より高濃度の第１導電型のエビタキシャ
ル（Ｅｐｉｔａｘｉａｌ）層即ち第２半導体層２を堆積
して半導体基板を構威し、この第２半導体層２に各種部
品を造込んで集積回路を形成するので，第２半導体層２
の表面が集積回路素子の表面となる．このように第１導
電型の第２半導体層２より低濃度の第１半導体層１を設
置したのは、バイポーラトランジスタのコレクタ間の容
量を削減するために採られた手段である． 上記のようにこの集積回路では、ＭＯＳＦＥＴと保護ダ
イオードに加えてバイポーラトランジスタを設置するの
で，両半導体層１，２の境界付近の所定の位置に埋込領
域３を常法により形成する．即ち、第工導電型の第１半
導体層ｌの予定の場所に第２導電型を示すｓｂを拡散・
導入後第工導電型の第２半導体層２を堆積して第２導電
型のＮ埋込領域３が完成する．この埋込領域３に対応す
る第２半導体層２部分には、第２導電型の不純物を導入
・拡散してバイポーラトランジスタのコレクター領域４
及び低抵抗の第２導電型のコレクタ取出部５、５を形成
する． 第２導電型コレクタ領域４の一部には、第１導電型のベ
ース領域６と配線電極間のオーミツク接触を完全にする
ために、より高濃度の第１導電型のベース取出部７を形
成し、ベース層６内部に第２導電型のエミツタ層８を形
成する．なお、第２導電型のエミッタ層８は、必要な不
純物をドープ（Ｄｏｐｅ） Ｌ／た多結晶珪素層１０か
らの拡散により形成する．このドーブド多結晶珪素層ｌ
Ｏには，モリブデンシリサイド（Ｍｏｌｙｂｄｅｎｕｍ
ｓｉｌｉｃｉｄｅ）層１１を積層しているが，ＡＱの
突抜け現象の防止と，抵抗の低下を狙っている． このバイポーラトランジスタに隣接してＭＯＳＦＥＴを
、またこれに隣りあって保護ダイオードを七ノリシック
に形成しているが，夫々の間には，分離用の絶縁物層い
わゆるＬＯＧＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆＳｅｐａｌａｔｉｏｎ）層１３を形成する．前記Ｍ
ＯＳＦＥＴは、公知の構造と全く同一であるが簡単に説
明すると、第１１１１ｉ：型の第２半導体層２の表面部
分から内部に向けて第２導電型のソース層１４とドレイ
ン層ｌ５を形成し，チャンネル領域に相当する第２半導
体層２部分にゲート酸化物層１６を設ける．ここには，
多結晶珪素層１０とモリブデンシリサイド層１ｌを積層
して複合層によるゲート慨極ｌ９を形成する．更に、Ｍ
ＯＳＦＥＴのゲート酸化物層１６の静電破壊耐量を向上
させる保護ダイオードは、第１導電型の第２半導体層２
の一部に設けた第２導電型の第１領域１６に第１領域１
７と第２領域１８を設置して構成している． 第１領域１７と第２領域１８は、第１図に明らかなよう
にＭＯＳＦＥＴのゲート電極１９とソース層１４に夫々
接続しており，従って２個のダイオートのカソード同士
がＭＯＳＦＩＩ！Ｔのゲート・ソース間に並列に接続さ
れることになる． このＭＯＳＦＥＴの動作に対して影響を与えず，しかも
十分な静電破壊耐量を持たせるために保護ダイオードに
は次のような特性が要求される。
も利用されており、その一例を第１図に示した．即ち、
バイポーラトランジスタのエミツタをＭＯＳＦＥＴのド
レインに連結し，このソースとゲート間に保護ダイオー
ドを設置して回路を構成している．この構造を示す第２
図の断面図に明らかなように、バイポーラトランジスタ
及びＭＯＳＦＥＴは、当然シリコン半導体基板にモノリ
シツク（Ｎｏｎｏｌｙｔｈｉｃ）に形成している．なお
，本発明における以後の記載では、Ｐ導電型を第１導電
型、Ｎ導電型を第２導電型とする．上記の構造を得るた
めには，第１導電型Ｐシリコン半導体層１即ち半導体基
板の表面には、より高濃度の第１導電型のエビタキシャ
ル（Ｅｐｉｔａｘｉａｌ）層即ち第２半導体層２を堆積
して半導体基板を構威し、この第２半導体層２に各種部
品を造込んで集積回路を形成するので，第２半導体層２
の表面が集積回路素子の表面となる．このように第１導
電型の第２半導体層２より低濃度の第１半導体層１を設
置したのは、バイポーラトランジスタのコレクタ間の容
量を削減するために採られた手段である． 上記のようにこの集積回路では、ＭＯＳＦＥＴと保護ダ
イオードに加えてバイポーラトランジスタを設置するの
で，両半導体層１，２の境界付近の所定の位置に埋込領
域３を常法により形成する．即ち、第工導電型の第１半
導体層ｌの予定の場所に第２導電型を示すｓｂを拡散・
導入後第工導電型の第２半導体層２を堆積して第２導電
型のＮ埋込領域３が完成する．この埋込領域３に対応す
る第２半導体層２部分には、第２導電型の不純物を導入
・拡散してバイポーラトランジスタのコレクター領域４
及び低抵抗の第２導電型のコレクタ取出部５、５を形成
する． 第２導電型コレクタ領域４の一部には、第１導電型のベ
ース領域６と配線電極間のオーミツク接触を完全にする
ために、より高濃度の第１導電型のベース取出部７を形
成し、ベース層６内部に第２導電型のエミツタ層８を形
成する．なお、第２導電型のエミッタ層８は、必要な不
純物をドープ（Ｄｏｐｅ） Ｌ／た多結晶珪素層１０か
らの拡散により形成する．このドーブド多結晶珪素層ｌ
Ｏには，モリブデンシリサイド（Ｍｏｌｙｂｄｅｎｕｍ
ｓｉｌｉｃｉｄｅ）層１１を積層しているが，ＡＱの
突抜け現象の防止と，抵抗の低下を狙っている． このバイポーラトランジスタに隣接してＭＯＳＦＥＴを
、またこれに隣りあって保護ダイオードを七ノリシック
に形成しているが，夫々の間には，分離用の絶縁物層い
わゆるＬＯＧＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆＳｅｐａｌａｔｉｏｎ）層１３を形成する．前記Ｍ
ＯＳＦＥＴは、公知の構造と全く同一であるが簡単に説
明すると、第１１１１ｉ：型の第２半導体層２の表面部
分から内部に向けて第２導電型のソース層１４とドレイ
ン層ｌ５を形成し，チャンネル領域に相当する第２半導
体層２部分にゲート酸化物層１６を設ける．ここには，
多結晶珪素層１０とモリブデンシリサイド層１ｌを積層
して複合層によるゲート慨極ｌ９を形成する．更に、Ｍ
ＯＳＦＥＴのゲート酸化物層１６の静電破壊耐量を向上
させる保護ダイオードは、第１導電型の第２半導体層２
の一部に設けた第２導電型の第１領域１６に第１領域１
７と第２領域１８を設置して構成している． 第１領域１７と第２領域１８は、第１図に明らかなよう
にＭＯＳＦＥＴのゲート電極１９とソース層１４に夫々
接続しており，従って２個のダイオートのカソード同士
がＭＯＳＦＩＩ！Ｔのゲート・ソース間に並列に接続さ
れることになる． このＭＯＳＦＥＴの動作に対して影響を与えず，しかも
十分な静電破壊耐量を持たせるために保護ダイオードに
は次のような特性が要求される。
（１）入力信号の範囲内でブレークダウン（Ｂｒａｋｅ
Ｄｏｗｎ）せずリーク電流も小さいこと、（２）ゲー
ト酸化物層の破壊電圧以下でブレークダウンすることで
ある。
Ｄｏｗｎ）せずリーク電流も小さいこと、（２）ゲー
ト酸化物層の破壊電圧以下でブレークダウンすることで
ある。
これを図面に示すと第３図のようになる．即ち、保護ダ
イオードのブレイクダウン電圧Ｖｒは、入力信号の最大
値Ｖｉ及びゲート酸化物層の静電破壊電圧Ｖｄに対して
Ｖｉ ＜ Ｖｒ ＜ Ｖｄになることが必要である。
イオードのブレイクダウン電圧Ｖｒは、入力信号の最大
値Ｖｉ及びゲート酸化物層の静電破壊電圧Ｖｄに対して
Ｖｉ ＜ Ｖｒ ＜ Ｖｄになることが必要である。
この条件を満たすためには、第２導電型の第１領域１６
の不純物濃度と拡散深さｘｊを最適化しなければならず
、（１）の項目を満足には、Ｘｊを３μ以上とかなり深
くする必要がある．この第２導電型の第１領域１６は、
Ｎ型不純物のイオン注入・拡散だけで形成されており、
Ｘｊが３７ａ以上とするために高温・長時間例えば１２
００℃２時間行われていた。
の不純物濃度と拡散深さｘｊを最適化しなければならず
、（１）の項目を満足には、Ｘｊを３μ以上とかなり深
くする必要がある．この第２導電型の第１領域１６は、
Ｎ型不純物のイオン注入・拡散だけで形成されており、
Ｘｊが３７ａ以上とするために高温・長時間例えば１２
００℃２時間行われていた。
一方、第２導電型の第２半導体層２の厚さは、今まで６
１ｓ程度であり，コレクタ領域４を形戒する場合も、高
温長時間例えば１２００℃２〜３時間の熱拡散で設けら
れていたために、ダイオードの第２導電型の第１領域１
６を形成するのに高温長時間の熱拡散を行ってもバイポ
ーラトランジスタの特性に影響を与えることはなかった
。
１ｓ程度であり，コレクタ領域４を形戒する場合も、高
温長時間例えば１２００℃２〜３時間の熱拡散で設けら
れていたために、ダイオードの第２導電型の第１領域１
６を形成するのに高温長時間の熱拡散を行ってもバイポ
ーラトランジスタの特性に影響を与えることはなかった
。
（発明が解決しようとする課題）
上記工程により形成される集積回路素子では、利得帯域
幅積ｆ７が２〜４ＧＨｚのバイポーラトランジスタが得
られた．しかし，第１図に示した集積回路素子では、高
周波特性を向上させるためにバイポーラトランジスタの
特性を向上させることが重要になるが、複合半導体層と
コレクタ領域の間の寄生容量を低減することが必要とな
る．従って、第１導電型の第２半導体層の厚さも薄くし
なければならず，ｆ７＝７〜１０ＧＨｚのトランジスタ
を形成する場合厚さは２ＩＩＩａ程度である． この場合，コレクタ領域を形成するために必要な拡散温
度・時間は、ｌ１００℃、４時間程度であり、それ以上
の熱拡散を行うと第２導電型の埋込領域からの不純物層
の浸みだしによりコレクタ領域の濃度が高くなり、バイ
ポーラトランジスタの耐圧やｆｔなどが低下する．この
ため、ダイオードの第２導電型の第１領域形成に要する
拡散温度と時間もほぼ１１００℃、４時間になり、接合
の深さＸｊは、約１．２ｐとなる．このためにダイオー
ドのブレイクダウン電圧は、４〜６ｖと著しく低下する
難点があった． 本発明は、このような事情により威されたもので、特に
、集積回路の高周波化に伴い、低温下で製造しても良好
な特性が得られる保護ダイオード素子を備えた集積回路
装置を提供することを目的とするものである． （ｉｌｌ題を解決するための手段） 半導体基板にパイポーラトランジスタ、ＭＩＳ素子及び
前記ＭＩＳ素子用保護ダイオードを具備して成る集積回
路装置において，第１導電型の半導体基板の一部上に形
成された第２導電型の第１領域と、前記第１領域上に形
成された第１導電型の複数の領域と，前記第２導電型の
第１領域の下部に前記第工領域と接続かつ連続して形成
される第２導電型の埋込領域から構威する保護ダイオー
ドに本発明に係わる集積回路装置の特徴がある．更に、
前記第１項記載の集積回路装置において、バイポーラト
ランジスタの少なくとも一個は、第１導電型の半導体基
板の一部上に形成された第２導電型の第２領域と，前記
第１導電型の半導体基板の一部上に前記第２導電型の第
２領域に隣接して形成され、前記第２領域よりも高濃度
の第２導電型の第３領域と、前記第２領域と第３領域の
下部に前記第２領域と第３領域に接続かつ連続して形成
された第２導電型の埋込領域とからなる島領域に形成さ
れ、前記保護ダイオードの第２導電型の第２領域と、前
記バイポーラトランジスタの第２導電型の第２領域が同
一導電型の不純物を含有しかつ異なる濃度を維持する点
にも本発明に係わる集積回路素子の特徴がある． 更にまた、前記第１項及び第２項記載の集積回路装置（
３）前記第１項及び第２項記載の第１半導体層と、これ
に積層しより濃度が高い第１導電型の第２半導体層と、
これに積層しより濃度が高い第１導電型の第２半導体層
と，この両半導体層の第２半導体層に形戊し埋込領域よ
り低濃度の第２導電型の第１領域と、この第２導電型の
第１領域内に形成され第１導電型の第２半導体層表面を
構成する第１導電型の複数領域と、第１導電型の第２半
導体層に形成する島領域と、この島領域を構成する第１
導電型の第２半導体層及びこれに隣接する第１導電型の
第１半導体層の境界部分に形成する第２導電型の境界部
分と、この境界部分に接続する島領域に形成するバイポ
ーラトランジスタとにも本発明に係わる集積回路装置の
特徴がある．る集積回路装置の特徴がある． （作 用） このように本発明に係わる集積回路装置では，ＭＯＳＦ
ＥＴのゲート酸化物層に十分な静電破壊耐量を保持させ
るために設置する保護ダイオードを第１導電型の第１半
導体層にモノリシックに形成するが、この保護ダイオー
ドは第１導電型の第１半導体層に堆積する第１導電型の
第２半導体層に形成しかつ，両層の境界付近に第２導電
型の第２半導体層を形成する．更に、これに接続した第
２導電型の第１領域にダイオード用第１導電型の複数領
域を形成している。
幅積ｆ７が２〜４ＧＨｚのバイポーラトランジスタが得
られた．しかし，第１図に示した集積回路素子では、高
周波特性を向上させるためにバイポーラトランジスタの
特性を向上させることが重要になるが、複合半導体層と
コレクタ領域の間の寄生容量を低減することが必要とな
る．従って、第１導電型の第２半導体層の厚さも薄くし
なければならず，ｆ７＝７〜１０ＧＨｚのトランジスタ
を形成する場合厚さは２ＩＩＩａ程度である． この場合，コレクタ領域を形成するために必要な拡散温
度・時間は、ｌ１００℃、４時間程度であり、それ以上
の熱拡散を行うと第２導電型の埋込領域からの不純物層
の浸みだしによりコレクタ領域の濃度が高くなり、バイ
ポーラトランジスタの耐圧やｆｔなどが低下する．この
ため、ダイオードの第２導電型の第１領域形成に要する
拡散温度と時間もほぼ１１００℃、４時間になり、接合
の深さＸｊは、約１．２ｐとなる．このためにダイオー
ドのブレイクダウン電圧は、４〜６ｖと著しく低下する
難点があった． 本発明は、このような事情により威されたもので、特に
、集積回路の高周波化に伴い、低温下で製造しても良好
な特性が得られる保護ダイオード素子を備えた集積回路
装置を提供することを目的とするものである． （ｉｌｌ題を解決するための手段） 半導体基板にパイポーラトランジスタ、ＭＩＳ素子及び
前記ＭＩＳ素子用保護ダイオードを具備して成る集積回
路装置において，第１導電型の半導体基板の一部上に形
成された第２導電型の第１領域と、前記第１領域上に形
成された第１導電型の複数の領域と，前記第２導電型の
第１領域の下部に前記第工領域と接続かつ連続して形成
される第２導電型の埋込領域から構威する保護ダイオー
ドに本発明に係わる集積回路装置の特徴がある．更に、
前記第１項記載の集積回路装置において、バイポーラト
ランジスタの少なくとも一個は、第１導電型の半導体基
板の一部上に形成された第２導電型の第２領域と，前記
第１導電型の半導体基板の一部上に前記第２導電型の第
２領域に隣接して形成され、前記第２領域よりも高濃度
の第２導電型の第３領域と、前記第２領域と第３領域の
下部に前記第２領域と第３領域に接続かつ連続して形成
された第２導電型の埋込領域とからなる島領域に形成さ
れ、前記保護ダイオードの第２導電型の第２領域と、前
記バイポーラトランジスタの第２導電型の第２領域が同
一導電型の不純物を含有しかつ異なる濃度を維持する点
にも本発明に係わる集積回路素子の特徴がある． 更にまた、前記第１項及び第２項記載の集積回路装置（
３）前記第１項及び第２項記載の第１半導体層と、これ
に積層しより濃度が高い第１導電型の第２半導体層と、
これに積層しより濃度が高い第１導電型の第２半導体層
と，この両半導体層の第２半導体層に形戊し埋込領域よ
り低濃度の第２導電型の第１領域と、この第２導電型の
第１領域内に形成され第１導電型の第２半導体層表面を
構成する第１導電型の複数領域と、第１導電型の第２半
導体層に形成する島領域と、この島領域を構成する第１
導電型の第２半導体層及びこれに隣接する第１導電型の
第１半導体層の境界部分に形成する第２導電型の境界部
分と、この境界部分に接続する島領域に形成するバイポ
ーラトランジスタとにも本発明に係わる集積回路装置の
特徴がある．る集積回路装置の特徴がある． （作 用） このように本発明に係わる集積回路装置では，ＭＯＳＦ
ＥＴのゲート酸化物層に十分な静電破壊耐量を保持させ
るために設置する保護ダイオードを第１導電型の第１半
導体層にモノリシックに形成するが、この保護ダイオー
ドは第１導電型の第１半導体層に堆積する第１導電型の
第２半導体層に形成しかつ，両層の境界付近に第２導電
型の第２半導体層を形成する．更に、これに接続した第
２導電型の第１領域にダイオード用第１導電型の複数領
域を形成している。
しかも、ＴＶのＵＨＦ’ｅ＝ＶＨＦ帯用の１００ＭＨｚ
〜８００８１｛ｚで使用するアナログリニャ回路とし
て形成する本発明に係わる集積回路装置では、その特性
特に電力利得や雑音指数が半導体層の構造に依存すると
の事実により複合層とした．即ち第１導電型の第１半導
体層Ｐの表面に高濃度Ｐの第１導電型の第２半導体層（
エビタキシャル層）を堆積するのに加えて、第１導電型
の第１半導体層の他面には、更に高濃度Ｐの第１導電型
の第３半導体層を設置して、３層構造の複合半導体基板
を利用することもできる。
〜８００８１｛ｚで使用するアナログリニャ回路とし
て形成する本発明に係わる集積回路装置では、その特性
特に電力利得や雑音指数が半導体層の構造に依存すると
の事実により複合層とした．即ち第１導電型の第１半導
体層Ｐの表面に高濃度Ｐの第１導電型の第２半導体層（
エビタキシャル層）を堆積するのに加えて、第１導電型
の第１半導体層の他面には、更に高濃度Ｐの第１導電型
の第３半導体層を設置して、３層構造の複合半導体基板
を利用することもできる。
（実施例）
第３図乃至第７図を参照して本発明の実施例を説明する
が、先ず第３図に示した集積回路装置の製造プロセスに
ついて述べる．８Ｘ１０１４７一程度のＢを含んだ第１
導電型の第１半導体層即ち半導体基板Ｐ−３０の表面に
は、常法により約５Ｘ１０”ｄのｓｂを含有する第２導
電型の埋込領域の基をフォトリングラフィ技術を利用し
て形成する．この埋込領域の基は，バイポーラトランジ
スタ及び保護ダイオード形成予定位置に対応する場所に
形成する．次いで、Ｂがほぼ２ Ｘ ＬＯ”／ｄ程度混
入したエビタキシャル層即ち第１導電型の第２半導体層
Ｐ３１を堆積すると同時に第２導電型の埋込領域３２、
３３を両層の境界付近に完威させる．このような従来と
同様な半導体基板の外に第７図のように更に、第１導電
型の第１半導体層Ｐ″′３０の他面には，ＢをＩＸＩＯ
”／ｃｄ位含んだ第１導電型の第３半導体層Ｐ”３４を
設置して３層からなる複合半導体基板即ち複合半導体層
を形成することもできる．なおこれ以外の部品は，第３
図と同一なので番号付けと説明を省略する．このように
第３図の複合半導体層の表面を構成する第１導電型の第
２半導体層Ｐ３１の表面を集積回路装置の表面として機
能させるので，ここから内部に向けて不純物を導入・拡
散して保護ダイオード、ＮＯＳＦＥＴ及びバイポーラト
ランジスタをモノリシックに形成する．詳細なプロセス
は割愛して構造に添って説明をすると、第１導電型の第
２半導体層３１の表面には、公知のように熱酸化層（図
示せず）を形成する。
が、先ず第３図に示した集積回路装置の製造プロセスに
ついて述べる．８Ｘ１０１４７一程度のＢを含んだ第１
導電型の第１半導体層即ち半導体基板Ｐ−３０の表面に
は、常法により約５Ｘ１０”ｄのｓｂを含有する第２導
電型の埋込領域の基をフォトリングラフィ技術を利用し
て形成する．この埋込領域の基は，バイポーラトランジ
スタ及び保護ダイオード形成予定位置に対応する場所に
形成する．次いで、Ｂがほぼ２ Ｘ ＬＯ”／ｄ程度混
入したエビタキシャル層即ち第１導電型の第２半導体層
Ｐ３１を堆積すると同時に第２導電型の埋込領域３２、
３３を両層の境界付近に完威させる．このような従来と
同様な半導体基板の外に第７図のように更に、第１導電
型の第１半導体層Ｐ″′３０の他面には，ＢをＩＸＩＯ
”／ｃｄ位含んだ第１導電型の第３半導体層Ｐ”３４を
設置して３層からなる複合半導体基板即ち複合半導体層
を形成することもできる．なおこれ以外の部品は，第３
図と同一なので番号付けと説明を省略する．このように
第３図の複合半導体層の表面を構成する第１導電型の第
２半導体層Ｐ３１の表面を集積回路装置の表面として機
能させるので，ここから内部に向けて不純物を導入・拡
散して保護ダイオード、ＮＯＳＦＥＴ及びバイポーラト
ランジスタをモノリシックに形成する．詳細なプロセス
は割愛して構造に添って説明をすると、第１導電型の第
２半導体層３１の表面には、公知のように熱酸化層（図
示せず）を形成する。
次にフォトリソグラフィ技術により所定の位置に股けた
開口を介して不純物導入工程を施す．即ち、Ｐのイオン
注入工程により第２導電型のコレクター領域として機能
する第２領域３６、コレクタ取出部Ｎ３７、３７と保護
ダイオード用Ｎ領域として動作する第１領域３５を形成
する．具体的には、濃度に応じて注入量を制御してから
スランビング工程を同時に行って各領域を形成する．注
入条件としては、上記の順番毎に，加速電圧７０ＫｅＶ
ドーズ量１．９Ｘ１０”／ｆｆｌ、加速電圧７０ＫａＶ
のドーズ量２．ＯＸＩＯ”／ａＪ更に、加速電圧７０Ｋ
ｅＶドーズ量２．０×１０”／ａＪで施し，スランビン
グ条件が１１００℃に維持した窒素雰囲気中で約３時間
とした．このバイポーラトランジスタ用コレクター領域
即ち第２導電型の第２領域３６と保護ダイオード用第２
導電型の第１領域３５のイオン注入工程は，同一条件で
行っても良いが、形成する素子の特性に応じた最適条件
で実施するのが得策である．分離用酸化物としていわゆ
る選択酸化物層５２・・・を保護ダイオード、ＭＯＳＦ
ＥＴ及びバイポーラトランジスタ間の所定の場所に公知
の手段により形成する。この結果、厚さ１００００入の
選択酸化物層５２により分離された保護ダイオードおよ
びバイポーラトランジスタ形成予定位置に埋込領域３２
、３３を夫々設置した保護ダイオード用島領域４０、Ｍ
ＯＳＦＥＴ用島領域４１及びバイポーラトランジスタ用
島領域４２が完成する。次に埋込領域３２及び３３を伴
った保護ダイオード及びバイポーラトランジスタ用島領
域４０． ４１には、厚さ１０００入の酸化物層５０を
設けてから例えば加速電圧４０ＫｏＶ、ドーズＪｔ３．
Ｏ Ｘ １０” ｃｘａ−”の条件でＢを注入してから
ｉｏｏｏ℃に維持した窒素雰囲気中で３０分程度熱処理
を行うことにより第１導電型の領域３８、３９及びバイ
ポーラトランジスタ用ベース領域４４を形成する。
開口を介して不純物導入工程を施す．即ち、Ｐのイオン
注入工程により第２導電型のコレクター領域として機能
する第２領域３６、コレクタ取出部Ｎ３７、３７と保護
ダイオード用Ｎ領域として動作する第１領域３５を形成
する．具体的には、濃度に応じて注入量を制御してから
スランビング工程を同時に行って各領域を形成する．注
入条件としては、上記の順番毎に，加速電圧７０ＫｅＶ
ドーズ量１．９Ｘ１０”／ｆｆｌ、加速電圧７０ＫａＶ
のドーズ量２．ＯＸＩＯ”／ａＪ更に、加速電圧７０Ｋ
ｅＶドーズ量２．０×１０”／ａＪで施し，スランビン
グ条件が１１００℃に維持した窒素雰囲気中で約３時間
とした．このバイポーラトランジスタ用コレクター領域
即ち第２導電型の第２領域３６と保護ダイオード用第２
導電型の第１領域３５のイオン注入工程は，同一条件で
行っても良いが、形成する素子の特性に応じた最適条件
で実施するのが得策である．分離用酸化物としていわゆ
る選択酸化物層５２・・・を保護ダイオード、ＭＯＳＦ
ＥＴ及びバイポーラトランジスタ間の所定の場所に公知
の手段により形成する。この結果、厚さ１００００入の
選択酸化物層５２により分離された保護ダイオードおよ
びバイポーラトランジスタ形成予定位置に埋込領域３２
、３３を夫々設置した保護ダイオード用島領域４０、Ｍ
ＯＳＦＥＴ用島領域４１及びバイポーラトランジスタ用
島領域４２が完成する。次に埋込領域３２及び３３を伴
った保護ダイオード及びバイポーラトランジスタ用島領
域４０． ４１には、厚さ１０００入の酸化物層５０を
設けてから例えば加速電圧４０ＫｏＶ、ドーズＪｔ３．
Ｏ Ｘ １０” ｃｘａ−”の条件でＢを注入してから
ｉｏｏｏ℃に維持した窒素雰囲気中で３０分程度熱処理
を行うことにより第１導電型の領域３８、３９及びバイ
ポーラトランジスタ用ベース領域４４を形成する。
更に、ＭＯＳＦＥＴ形成用島領域４１に形成してある酸
化物層を除去後所定の場所を開口したレジストパターン
を被覆して加速電圧４０ＫｅＶドーズｊｋ５．Ｏ Ｘ１
０ｉｓ（至）−２の条件でＡｓをイオン注入してソース
、ドレイン領域のコンタクト領域４６、４７を設ける。
化物層を除去後所定の場所を開口したレジストパターン
を被覆して加速電圧４０ＫｅＶドーズｊｋ５．Ｏ Ｘ１
０ｉｓ（至）−２の条件でＡｓをイオン注入してソース
、ドレイン領域のコンタクト領域４６、４７を設ける。
更に新たな酸化工程を施して、厚さ５００人のゲート酸
化物層４８を形成する。
化物層４８を形成する。
更にまた、加速電圧４０ＫｅＶ． ドーズ量５．Ｏ
Ｘ １０”個−２でＢをイオン注入して８００℃窒素雰
囲気中で３０分熱処理して第１導電型Ｐのベース領域４
３を設置する． 続いてエミッタ領域４５の形成予定領域、コレクター電
極取出部３７、３７に対応する酸化物層５０を溶除して
からＡｓをドープした多結晶珪素層５０とモリブデンシ
リサイド増５４を連続して堆積後バターニング工程を施
してゲート電極５７、エミッタ取出部５６およびコレク
ター取出部５５を形成する．ここには、後述するように
ＡＱまたはＡＱ合金（ＡＱ−Ｓｉ． ＡＩ２−Ｓｉ−Ｃ
ｕなど）を積層して夫々電極を形成する．このような多
層構造の電極は、接触抵抗の低下と＾Ｑの突抜現象の防
止に備えたものである．更にまた，ソース領域４８及び
ドレイン領域４９をＰのイオン注入工程により設置する
が、加速電圧６０κｓＶ、ドーズ量２．Ｏ Ｘ １０ａ
ｍによる．また、層間絶縁物層５８としてＣＶＤ （Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）法により珪素酸化物層を８０００人程度堆積してから
９３０℃に維持した窒素雰囲気中で熱処理してバイポー
ラトランジスタの電流増幅率ｈＦＥの調整を行う．引続
いてリソグラフィ工程により層間絶縁物層５８の所定の
位置に形成した開口には、周またはＡＱ合金（１−Ｓｊ
． ｉ−Ｓｉ−Ｃｕなど）を蒸着法やスパッタリング法
により堆積・パターニングして，配線電極５９〜６６を
形成するが、この工程によりＭＯＳＦＥＴのゲート電極
５７，ソース４６と保護ダイオードの第１導電型の領域
３８、３９・・・が夫々接続されまた、第１図に示すよ
うな回路接続を行って集積回路装置を完戒する． 第４図には，保護ダイオードの平面パターンの一例を示
したが，第１導電型の領域３８、３９・・・と第２導電
型の第１領域３５が同芯円状に配置されているので，第
１導電型の領域３８． ３９・・・間の距離が一定とな
り、電流が一部に集中することがな《、静電破壊耐量を
より向上させることができる．本発明は、このような実
施例に限定されるものでなく，第６図に示す集積回路素
子にも適用できる．更に、第８図に示すように各素子が
絶縁物で分離された集積回路素子にも適用可能であり、
更にまた、第９図に明らかなように第Ｊ一導電型半導体
基板に堆積した第１導電型半導体層に高濃度の第１導電
型領域により各素子を分離した構造の集積回路素子にも
適用できる．なお両図に使用する部品は、第３図及び第
６図の部品と全く同じなので詳細な説明を省略する． 〔発明の効果〕 このように本発明に係わる集積回路装置は，低温かつ短
時間に製造しても良好な特性を持った保護ダイオードを
形成することができる．例えば保護ダイオード用第２導
電型の第１領域の接合深さ（Ｘｊ）は、約１．２μであ
るが、埋込領域が形成されているために第２導電型領域
全体としての接合深さは、ほぼ６．２ＩＩｍである． この保護ダイオードのブレイクダウン電圧は、約１１Ｖ
であり、入力信号に対して十分な大きさをもっていた．
また． ２００ＰＦのコンデンサを接続して充放電さ
せることにより静電破壊試験を行った結果、２５０ｖま
で破壊しなかった．
Ｘ １０”個−２でＢをイオン注入して８００℃窒素雰
囲気中で３０分熱処理して第１導電型Ｐのベース領域４
３を設置する． 続いてエミッタ領域４５の形成予定領域、コレクター電
極取出部３７、３７に対応する酸化物層５０を溶除して
からＡｓをドープした多結晶珪素層５０とモリブデンシ
リサイド増５４を連続して堆積後バターニング工程を施
してゲート電極５７、エミッタ取出部５６およびコレク
ター取出部５５を形成する．ここには、後述するように
ＡＱまたはＡＱ合金（ＡＱ−Ｓｉ． ＡＩ２−Ｓｉ−Ｃ
ｕなど）を積層して夫々電極を形成する．このような多
層構造の電極は、接触抵抗の低下と＾Ｑの突抜現象の防
止に備えたものである．更にまた，ソース領域４８及び
ドレイン領域４９をＰのイオン注入工程により設置する
が、加速電圧６０κｓＶ、ドーズ量２．Ｏ Ｘ １０ａ
ｍによる．また、層間絶縁物層５８としてＣＶＤ （Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）法により珪素酸化物層を８０００人程度堆積してから
９３０℃に維持した窒素雰囲気中で熱処理してバイポー
ラトランジスタの電流増幅率ｈＦＥの調整を行う．引続
いてリソグラフィ工程により層間絶縁物層５８の所定の
位置に形成した開口には、周またはＡＱ合金（１−Ｓｊ
． ｉ−Ｓｉ−Ｃｕなど）を蒸着法やスパッタリング法
により堆積・パターニングして，配線電極５９〜６６を
形成するが、この工程によりＭＯＳＦＥＴのゲート電極
５７，ソース４６と保護ダイオードの第１導電型の領域
３８、３９・・・が夫々接続されまた、第１図に示すよ
うな回路接続を行って集積回路装置を完戒する． 第４図には，保護ダイオードの平面パターンの一例を示
したが，第１導電型の領域３８、３９・・・と第２導電
型の第１領域３５が同芯円状に配置されているので，第
１導電型の領域３８． ３９・・・間の距離が一定とな
り、電流が一部に集中することがな《、静電破壊耐量を
より向上させることができる．本発明は、このような実
施例に限定されるものでなく，第６図に示す集積回路素
子にも適用できる．更に、第８図に示すように各素子が
絶縁物で分離された集積回路素子にも適用可能であり、
更にまた、第９図に明らかなように第Ｊ一導電型半導体
基板に堆積した第１導電型半導体層に高濃度の第１導電
型領域により各素子を分離した構造の集積回路素子にも
適用できる．なお両図に使用する部品は、第３図及び第
６図の部品と全く同じなので詳細な説明を省略する． 〔発明の効果〕 このように本発明に係わる集積回路装置は，低温かつ短
時間に製造しても良好な特性を持った保護ダイオードを
形成することができる．例えば保護ダイオード用第２導
電型の第１領域の接合深さ（Ｘｊ）は、約１．２μであ
るが、埋込領域が形成されているために第２導電型領域
全体としての接合深さは、ほぼ６．２ＩＩｍである． この保護ダイオードのブレイクダウン電圧は、約１１Ｖ
であり、入力信号に対して十分な大きさをもっていた．
また． ２００ＰＦのコンデンサを接続して充放電さ
せることにより静電破壊試験を行った結果、２５０ｖま
で破壊しなかった．
第１図は，従来のミキサー用集積回路装置の回路接続図
．第２図は，第１図の構造を示す断面図，第３図は，本
発明に係わるミキサー用集積回路装置の断面図，第４図
は，第３図の保護ダイオード部の平面図，第５図は，保
護ダイオードに要求される特性を示す図、第６図は、本
発明に係わるミキサー用集積回路装置の他の例の回路接
続図、第７図乃至第９図は、本発明の他の実施例を示す
断面図である． １．３０：第１導電型の第１半導体層、２．３１：第１
導電型の第２半導体層，３，３２、３３：埋込領域、
４、３６：コレクター領域、５、３７：コレクタ取出
部、 ３４：第１導電型の第３半導体層、 ６、４３：ベー
ス層、？．４４：ベース取出部， ８．４５：エミ
ツタ、９、５０：熱酸化物層、 １０，５３：多結晶珪
素層，１１．５４：モリブデンシリサイド，１４、４６
：ソース、１５、４７：ドレイン、 １６、５１：ゲート酸化物層、 １７．３５：第１導電型の第１領域．
．第２図は，第１図の構造を示す断面図，第３図は，本
発明に係わるミキサー用集積回路装置の断面図，第４図
は，第３図の保護ダイオード部の平面図，第５図は，保
護ダイオードに要求される特性を示す図、第６図は、本
発明に係わるミキサー用集積回路装置の他の例の回路接
続図、第７図乃至第９図は、本発明の他の実施例を示す
断面図である． １．３０：第１導電型の第１半導体層、２．３１：第１
導電型の第２半導体層，３，３２、３３：埋込領域、
４、３６：コレクター領域、５、３７：コレクタ取出
部、 ３４：第１導電型の第３半導体層、 ６、４３：ベー
ス層、？．４４：ベース取出部， ８．４５：エミ
ツタ、９、５０：熱酸化物層、 １０，５３：多結晶珪
素層，１１．５４：モリブデンシリサイド，１４、４６
：ソース、１５、４７：ドレイン、 １６、５１：ゲート酸化物層、 １７．３５：第１導電型の第１領域．
Claims (1)
- 【特許請求の範囲】 （１）半導体基板にバイポーラトランジスタ、ＭＩＳ素
子及び前記ＭＩＳ素子用保護ダイオードを具備して成る
集積回路装置において、第１導電型の半導体基板の一部
上に形成された第２導電型の第１領域と、前記第１領域
上に形成された第１導電型の複数の領域と、前記第２導
電型の第１領域の下部に前記第１領域と接続かつ連続し
て形成される第２導電型の埋込領域から構成する保護ダ
イオードを具備することを特徴とする集積回路装置（２
）前記第１項記載の集積回路装置において、バイポーラ
トランジスタの少なくとも一個は、第１導電型の半導体
基板の一部上に形成された第２導電型の第２領域と、前
記第１導電型の半導体基板の一部上に前記第２導電型の
第２領域に隣接して形成され、前記第２領域よりも高濃
度の第２導電型の第３領域と、前記第２領域と第３領域
の下部に前記第２領域と第３領域に接続かつ連続して形
成された第２導電型の埋込領域とからなる島領域に形成
され、前記保護ダイオードの第２導電型の第１領域と、
前記バイポーラトランジスタの第２導電型の第２領域が
同一導電型の不純物を含有しかつ、異なる濃度を維持す
ることを特徴とする集積回路装置。 （３）前記第１項及び第２項記載の集積回路素子におい
て、第１導電型の第１半導体層と、これに積層しより濃
度が高い第１導電型の第２半導体層と、この両半導体層
の境界付近に設置する第２導電型の第１埋込領域と、こ
れに接続かつ連続して第１導電型の第２半導体層に形成
し埋込領域より低濃度の第２導電型の第１領域と、この
第２導電型の第１領域内に形成され第１導電型の第２半
導体層表面を構成する第１導電型の複数領域から構成さ
れる保護ダイオードと、第１導電型の第２半導体層に形
成する島領域と、この島領域を構成する第１導電型の第
２半導体層及びこれに隣接する第１導電型の第１半導体
層の境界部分に形成する第２導電型の第２埋込領域と、
この第２埋込領域に接続する島領域に形成するバイポー
ラトランジスタとを具備することを特徴とする集積回路
装置
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310978A JP2573376B2 (ja) | 1989-11-30 | 1989-11-30 | 集積回路装置 |
| KR1019900019498A KR940001289B1 (ko) | 1989-11-30 | 1990-11-29 | 집적 회로장치 |
| US07/931,510 US5212398A (en) | 1989-11-30 | 1992-08-21 | BiMOS structure having a protective diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310978A JP2573376B2 (ja) | 1989-11-30 | 1989-11-30 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171765A true JPH03171765A (ja) | 1991-07-25 |
| JP2573376B2 JP2573376B2 (ja) | 1997-01-22 |
Family
ID=18011683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310978A Expired - Fee Related JP2573376B2 (ja) | 1989-11-30 | 1989-11-30 | 集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2573376B2 (ja) |
| KR (1) | KR940001289B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532367B1 (ko) * | 1998-09-16 | 2006-01-27 | 페어차일드코리아반도체 주식회사 | 보호 다이오드를 내재한 수평형 확산 모스 트랜지스터 및 그 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165669A (en) * | 1979-06-11 | 1980-12-24 | Hitachi Ltd | Bipolar-mos device |
| JPH01186664A (ja) * | 1988-01-14 | 1989-07-26 | Oki Electric Ind Co Ltd | 入力回路 |
-
1989
- 1989-11-30 JP JP1310978A patent/JP2573376B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-29 KR KR1019900019498A patent/KR940001289B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165669A (en) * | 1979-06-11 | 1980-12-24 | Hitachi Ltd | Bipolar-mos device |
| JPH01186664A (ja) * | 1988-01-14 | 1989-07-26 | Oki Electric Ind Co Ltd | 入力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010711A (ko) | 1991-06-29 |
| KR940001289B1 (ko) | 1994-02-18 |
| JP2573376B2 (ja) | 1997-01-22 |
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