JP2573376B2 - 集積回路装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、集積回路装置に係わり、特に、いわゆるバ
イモス（BiMOS）構造の集積回路装置に付設した保護ダ
イオードに好適し、100MHz乃至800MHzの高周波領域にお
けるTV用VHF、UHF帯で動作するアナログリニヤー（Anal
ogue Linear）回路に適用する。
イモス（BiMOS）構造の集積回路装置に付設した保護ダ
イオードに好適し、100MHz乃至800MHzの高周波領域にお
けるTV用VHF、UHF帯で動作するアナログリニヤー（Anal
ogue Linear）回路に適用する。
（従来の技術） 集積回路装置の一部は、ミキサー（Mixer）としても
利用されており、その一例を第１図に示した。即ち、バ
イポーラトランジスタのエミッタをMOSFETのドレインに
連結し、このソースとゲート間に保護ダイオードを設置
して回路を構成している。この構造を示す第２図の断面
図に明らかなように、バイポーラトランジスタ及びMOSF
ETは、当然シリコン半導体基板にモノリシック（Monoly
thic）に形成している。なお、本発明における以後の記
載では、Ｐ導電型を第１導電型、Ｎ導電型を第２導電型
とする。上記の構造を得るためには、第１導電型Ｐシリ
コン半導体層１即ち半導体基板の表面には、より高濃度
の第１導電型のエピタキシャル（Epitaxial）層即ち第
２半導体層２を堆積して半導体基板を構成し、この第２
半導体層２に各種部品を造込んで集積回路を形成するの
で、第２半導体層２の表面が集積回路素子の表面とな
る。このように第１導電型の第２半導体層２より低濃度
の第１半導体層１を設置したのは、バイポーラトランジ
スタのコレクタ間の容量を削減するために採られた手段
である。
利用されており、その一例を第１図に示した。即ち、バ
イポーラトランジスタのエミッタをMOSFETのドレインに
連結し、このソースとゲート間に保護ダイオードを設置
して回路を構成している。この構造を示す第２図の断面
図に明らかなように、バイポーラトランジスタ及びMOSF
ETは、当然シリコン半導体基板にモノリシック（Monoly
thic）に形成している。なお、本発明における以後の記
載では、Ｐ導電型を第１導電型、Ｎ導電型を第２導電型
とする。上記の構造を得るためには、第１導電型Ｐシリ
コン半導体層１即ち半導体基板の表面には、より高濃度
の第１導電型のエピタキシャル（Epitaxial）層即ち第
２半導体層２を堆積して半導体基板を構成し、この第２
半導体層２に各種部品を造込んで集積回路を形成するの
で、第２半導体層２の表面が集積回路素子の表面とな
る。このように第１導電型の第２半導体層２より低濃度
の第１半導体層１を設置したのは、バイポーラトランジ
スタのコレクタ間の容量を削減するために採られた手段
である。
上記のようにこの集積回路では、MOSFETと保護ダイオ
ードに加えてバイポーラトランジスタを設置するので、
両半導体層１、２の境界付近の所定の位置に埋込領域３
を常法により形成する。即ち、第１導電型の第１半導体
層１の予定の場所に第２導電型を示すSbを拡散・導入後
第１導電型の第２半導体層２を堆積して第２導電型のＮ
埋込領域３が完成する。この埋込領域３に対応する第２
半導体層２部分には、第２導電型の不純物を導入・拡散
してバイポーラトランジスタのコレクター領域４及び低
抵抗の第２導電型のコレクタ取出部５、５を形成する。
ードに加えてバイポーラトランジスタを設置するので、
両半導体層１、２の境界付近の所定の位置に埋込領域３
を常法により形成する。即ち、第１導電型の第１半導体
層１の予定の場所に第２導電型を示すSbを拡散・導入後
第１導電型の第２半導体層２を堆積して第２導電型のＮ
埋込領域３が完成する。この埋込領域３に対応する第２
半導体層２部分には、第２導電型の不純物を導入・拡散
してバイポーラトランジスタのコレクター領域４及び低
抵抗の第２導電型のコレクタ取出部５、５を形成する。
第２導電型コレクタ領域４の一部には、第１導電型の
ベース領域６と配線電極間のオーミック接触を完全にす
るために、より高濃度の第１導電型のベース取出部７を
形成し、ベース層６内部に第２導電型のエミッタ層８を
形成する。なお、第２導電型のエミッタ層８は、必要な
不純物をドープ（Dope）した多結晶珪素層10からの拡散
により形成する。このドープド多結晶珪素層10には、モ
リブデンシリサイド（Molybdenum silicide）層11を積
層しているが、Alの突抜け現象の防止と、抵抗の低下を
狙っている。
ベース領域６と配線電極間のオーミック接触を完全にす
るために、より高濃度の第１導電型のベース取出部７を
形成し、ベース層６内部に第２導電型のエミッタ層８を
形成する。なお、第２導電型のエミッタ層８は、必要な
不純物をドープ（Dope）した多結晶珪素層10からの拡散
により形成する。このドープド多結晶珪素層10には、モ
リブデンシリサイド（Molybdenum silicide）層11を積
層しているが、Alの突抜け現象の防止と、抵抗の低下を
狙っている。
このバイポーラトランジスタに隣接してMOSFETを、ま
たこれに隣りあって保護ダイオードをモノリシックに形
成しているが、夫々の間には、分離用の絶縁物層いわゆ
るLOCOS（Local Oxidation of Sepalation）層13を形成
する。
たこれに隣りあって保護ダイオードをモノリシックに形
成しているが、夫々の間には、分離用の絶縁物層いわゆ
るLOCOS（Local Oxidation of Sepalation）層13を形成
する。
前記MOSFETは、公知の構造と全く同一であるが簡単に
説明すると、第１導電型の第２半導体層２の表面部分か
ら内部に向けて第２導電型のソース層14とドレイン層15
を形成し、チャンネル領域に相当する第２半導体層２部
分にゲート酸化物層16を設ける。ここには、多結晶珪素
層10とモリブデンシリサイド層11を積層して複合層によ
るゲート電極19を形成する。更に、MOSFETのゲート酸化
物層16の静電破壊耐量を向上させる保護ダイオードは、
第１導電型の第２半導体層２の一部に設けた第２導電型
の第１領域16に第２領域17と第３領域18を設置して構成
する。
説明すると、第１導電型の第２半導体層２の表面部分か
ら内部に向けて第２導電型のソース層14とドレイン層15
を形成し、チャンネル領域に相当する第２半導体層２部
分にゲート酸化物層16を設ける。ここには、多結晶珪素
層10とモリブデンシリサイド層11を積層して複合層によ
るゲート電極19を形成する。更に、MOSFETのゲート酸化
物層16の静電破壊耐量を向上させる保護ダイオードは、
第１導電型の第２半導体層２の一部に設けた第２導電型
の第１領域16に第２領域17と第３領域18を設置して構成
する。
第１領域17と第２領域18は、第１図に明らかなように
MOSFETのゲート電極19とソース層14に夫々接続してお
り、従って２個のダイオードのカソード同士がMOSFETの
ゲート・ソース間に並列に接続されることになる。
MOSFETのゲート電極19とソース層14に夫々接続してお
り、従って２個のダイオードのカソード同士がMOSFETの
ゲート・ソース間に並列に接続されることになる。
このMOSFETの動作に対して影響を与えず、しかも十分
な静電破壊耐量を持たせるために保護ダイオードには次
のような特性を要求される。
な静電破壊耐量を持たせるために保護ダイオードには次
のような特性を要求される。
（１）入力信号の範囲内でブレークダウン（Brake Do
wn）せずリーク電流も小さいこと、（２）ゲート酸化物
層の破壊電圧以下でブレークダウンすることである。
wn）せずリーク電流も小さいこと、（２）ゲート酸化物
層の破壊電圧以下でブレークダウンすることである。
これを図面に示すと第５図のようになる。即ち、保護
ダイオードのブレイクダウン電圧Vrは、入力信号の最大
値Vi及びゲート酸化物層の静電破壊電圧Vdに対してVi＜
Vr＜Vdになることが必要である。
ダイオードのブレイクダウン電圧Vrは、入力信号の最大
値Vi及びゲート酸化物層の静電破壊電圧Vdに対してVi＜
Vr＜Vdになることが必要である。
この条件を満たすためには、第２導電型の第１領域16
の不純物濃度と拡散深さXjを最適化しなければならず、
（１）の項目を満足には、Xjを３μｍ以上とかなり深く
する必要がある。この第２導電型の第１領域16は、Ｎ型
不純物のイオン注入・拡散だけで形成されており、Xjが
３μｍ以上とするために高温・長時間例えば1200℃２時
間行われていた。
の不純物濃度と拡散深さXjを最適化しなければならず、
（１）の項目を満足には、Xjを３μｍ以上とかなり深く
する必要がある。この第２導電型の第１領域16は、Ｎ型
不純物のイオン注入・拡散だけで形成されており、Xjが
３μｍ以上とするために高温・長時間例えば1200℃２時
間行われていた。
一方、第２導電型の第２半導体層２の厚さは、今まで
６μｍ程度であり、コレクタ領域４を形成する場合も、
高温長時間例えば1200℃２〜３時間の熱拡散で設けられ
ていたために、ダイオードの第２導電型の第１領域16を
形成するのに高温長時間の熱拡散を行ってもバイポーラ
トランジスタの特性に影響を与えることはなかった。
６μｍ程度であり、コレクタ領域４を形成する場合も、
高温長時間例えば1200℃２〜３時間の熱拡散で設けられ
ていたために、ダイオードの第２導電型の第１領域16を
形成するのに高温長時間の熱拡散を行ってもバイポーラ
トランジスタの特性に影響を与えることはなかった。
（発明が解決しようとする課題） 上記工程により形成される集積回路素子では、利得帯
域幅積fTが２〜4GHzのバイポーラトランジスタが得られ
た。しかし、第１図に示した集積回路素子では、高周波
特性を向上させるためにバイポーラトランジスタの特性
を向上させることが重要になるが、複合半導体層とコレ
クタ領域の間の寄生容量を低減することが必要となる。
従って、第１導電型の第２半導体層の厚さも薄くしなけ
ればならず、fT＝７〜10GHzのトランジスタを形成する
場合厚さは２μｍ程度である。
域幅積fTが２〜4GHzのバイポーラトランジスタが得られ
た。しかし、第１図に示した集積回路素子では、高周波
特性を向上させるためにバイポーラトランジスタの特性
を向上させることが重要になるが、複合半導体層とコレ
クタ領域の間の寄生容量を低減することが必要となる。
従って、第１導電型の第２半導体層の厚さも薄くしなけ
ればならず、fT＝７〜10GHzのトランジスタを形成する
場合厚さは２μｍ程度である。
この場合、コレクタ領域を形成するために必要な拡散
温度・時間は、1100℃、４時間程度であり、それ以上の
熱拡散を行うと第２導電型の埋込領域からの不純物層の
浸みだしによりコレクタ領域の濃度が高くなり、バイポ
ーラトランジスタの耐圧やftなどが低下する。このた
め、ダイオードの第２導電型の第１領域形成に要する拡
散温度と時間もほぼ1100℃、４時間になり、接合の深さ
Xjは、約1.2μｍとなる。このためにダイオードのブレ
イクダウン電圧は、４〜6Vと著しく低下する難点があっ
た。
温度・時間は、1100℃、４時間程度であり、それ以上の
熱拡散を行うと第２導電型の埋込領域からの不純物層の
浸みだしによりコレクタ領域の濃度が高くなり、バイポ
ーラトランジスタの耐圧やftなどが低下する。このた
め、ダイオードの第２導電型の第１領域形成に要する拡
散温度と時間もほぼ1100℃、４時間になり、接合の深さ
Xjは、約1.2μｍとなる。このためにダイオードのブレ
イクダウン電圧は、４〜6Vと著しく低下する難点があっ
た。
本発明は、このような事情により成されたもので、特
に、集積回路の高周波化に伴い、低温下で製造しても良
好な特性が得られる保護ダイオード素子を備えた集積回
路装置を提供することを目的とするものである。
に、集積回路の高周波化に伴い、低温下で製造しても良
好な特性が得られる保護ダイオード素子を備えた集積回
路装置を提供することを目的とするものである。
（課題を解決するための手段） 第１導電型の第１半導体層と，前記第１半導体層に積
層しより濃度が高い第１導電型の第２半導体層と，前記
第１導電型の第２半導体層に位置する島領域と，前記島
領域及びこれに隣接する前記第１導電型の第１半導体層
の境界部分に配置する第２導電型の第２埋込領域と，前
記島領域に配置するバイポーラトランジスタと，前記両
半導体層の境界付近に位置する第２導電型の第１埋込領
域と，前記第１埋込領域に接続かつ連続する前記第１導
電型の第２半導体層に配置されかつ前記第１埋込領域に
対応して配置され前記第１埋込領域より低濃度の第２導
電型の第１領域と，前記第２導電型の第１領域内に同芯
状に配置された第１導電型の複数領域から構成する保護
ダイオードとに本発明に係る集積回路装置の特徴があり
ます。
層しより濃度が高い第１導電型の第２半導体層と，前記
第１導電型の第２半導体層に位置する島領域と，前記島
領域及びこれに隣接する前記第１導電型の第１半導体層
の境界部分に配置する第２導電型の第２埋込領域と，前
記島領域に配置するバイポーラトランジスタと，前記両
半導体層の境界付近に位置する第２導電型の第１埋込領
域と，前記第１埋込領域に接続かつ連続する前記第１導
電型の第２半導体層に配置されかつ前記第１埋込領域に
対応して配置され前記第１埋込領域より低濃度の第２導
電型の第１領域と，前記第２導電型の第１領域内に同芯
状に配置された第１導電型の複数領域から構成する保護
ダイオードとに本発明に係る集積回路装置の特徴があり
ます。
（作用） このように本発明に係わる集積回路装置では、MOSFET
のゲート酸化物層に十分な静電破壊耐量を保持させるた
めに設置する保護ダイオードを第１導電型の第１半導体
層にモノリシックに形成するが、この保護ダイオードは
第１導電型の第１半導体層に堆積する第１導電型の第２
半導体層に形成しかつ、両層の境界付近に第２導電型の
第１埋込領域を形成する。更に、これに接続した第２導
電型の第１領域にダイオード用第１導電型の複数領域を
形成している。
のゲート酸化物層に十分な静電破壊耐量を保持させるた
めに設置する保護ダイオードを第１導電型の第１半導体
層にモノリシックに形成するが、この保護ダイオードは
第１導電型の第１半導体層に堆積する第１導電型の第２
半導体層に形成しかつ、両層の境界付近に第２導電型の
第１埋込領域を形成する。更に、これに接続した第２導
電型の第１領域にダイオード用第１導電型の複数領域を
形成している。
しかも、TVのUHFやVHF帯用の100MHz〜800MHzで使用す
るアナログリニヤ回路として形成する本発明に係わる集
積回路装置では、その特性特に電力利得や雑音指数が半
導体層の構造に依存するとの事実により複合層とした。
即ち第１導電型の第１半導体層Ｐの表面に高濃度Ｐの第
１導電型の第２半導体層（エピタキシャル層）を堆積す
るのに加えて、第１導電型の第１半導体層の他面には、
更に高濃度Ｐの第１導電型の第３半導体層を設置して、
３層構造の複合半導体基板を利用することもできる。
るアナログリニヤ回路として形成する本発明に係わる集
積回路装置では、その特性特に電力利得や雑音指数が半
導体層の構造に依存するとの事実により複合層とした。
即ち第１導電型の第１半導体層Ｐの表面に高濃度Ｐの第
１導電型の第２半導体層（エピタキシャル層）を堆積す
るのに加えて、第１導電型の第１半導体層の他面には、
更に高濃度Ｐの第１導電型の第３半導体層を設置して、
３層構造の複合半導体基板を利用することもできる。
（実施例） 第３図乃至第７図を参照して本発明の実施例を説明す
るが、先ず第３図に示した集積回路装置の製造プロセス
について述べる。８×1014／cm3程度のＢを含んだ第１
導電型の第１半導体層即ち半導体基板P-30の表面には、
常法により約５×1019cm3のSbを含有する第２導電型の
埋込領域の基をフォトリソグラフィ技術を利用して形成
する。この埋込領域の基は、バイポーラトランジスタ及
び保護ダイオード形成予定位置に対応する場所に形成す
る。次いで、Ｂがほぼ２×1015／cm3程度混入したエピ
タキシャル層即ち第１導電型の第２半導体層P31を堆積
すると同時に第２導電型の埋込領域32、33を両層の境界
付近に完成させる。このような従来と同様な半導体基板
の外に第７図のように更に、第１導電型の第１半導体層
P-30の他面には、Ｂを１×1019／cm3位含んだ第１導電
型の第３半導体層P++34を設置して３層からなる複合半
導体基板即ち複合半導体層を形成することもできる。な
おこれ以外の部品は、第３図と同一なので番号付けと説
明を省略する。このように第３図の複合半導体層の表面
を構成する第１導電型の第２半導体層P31の表面を集積
回路装置の表面として機能させるので、ここから内部に
向けて不純物を導入・拡散して保護ダイオード、MOSFET
及びバイポーラトランジスタをモノリシックに形成す
る。詳細なプロセスは割愛して構造に添って説明をする
と、第１導電型の第２半導体層31の表面には、公知のよ
うに熱酸化層（図示せず）を形成する。
るが、先ず第３図に示した集積回路装置の製造プロセス
について述べる。８×1014／cm3程度のＢを含んだ第１
導電型の第１半導体層即ち半導体基板P-30の表面には、
常法により約５×1019cm3のSbを含有する第２導電型の
埋込領域の基をフォトリソグラフィ技術を利用して形成
する。この埋込領域の基は、バイポーラトランジスタ及
び保護ダイオード形成予定位置に対応する場所に形成す
る。次いで、Ｂがほぼ２×1015／cm3程度混入したエピ
タキシャル層即ち第１導電型の第２半導体層P31を堆積
すると同時に第２導電型の埋込領域32、33を両層の境界
付近に完成させる。このような従来と同様な半導体基板
の外に第７図のように更に、第１導電型の第１半導体層
P-30の他面には、Ｂを１×1019／cm3位含んだ第１導電
型の第３半導体層P++34を設置して３層からなる複合半
導体基板即ち複合半導体層を形成することもできる。な
おこれ以外の部品は、第３図と同一なので番号付けと説
明を省略する。このように第３図の複合半導体層の表面
を構成する第１導電型の第２半導体層P31の表面を集積
回路装置の表面として機能させるので、ここから内部に
向けて不純物を導入・拡散して保護ダイオード、MOSFET
及びバイポーラトランジスタをモノリシックに形成す
る。詳細なプロセスは割愛して構造に添って説明をする
と、第１導電型の第２半導体層31の表面には、公知のよ
うに熱酸化層（図示せず）を形成する。
次にフォトリソグラフィ技術により所定の位置に設け
た開口を介して不純物導入工程を施す。即ち、Ｐのイオ
ン注入工程により第２導電型のコレクター領域として機
能する第２領域36、コレクタ取出部N37、37と保護ダイ
オード用Ｎ領域として動作する第１領域35を形成する。
具体的には、濃度に応じて注入量を制御してからスラン
ピング工程を同時に行って各領域を形成する。注入条件
としては、上記の順番毎に、加速電圧70KeVドーズ量1.9
×1012／cm2、加速電圧70KeVのドーズ量2.0×1015／cm2
更に、加速電圧70KeVドーズ量2.0×1013／cm2で施し、
スランピング条件が1100℃に維持した窒素雰囲気中で約
３時間とした。
た開口を介して不純物導入工程を施す。即ち、Ｐのイオ
ン注入工程により第２導電型のコレクター領域として機
能する第２領域36、コレクタ取出部N37、37と保護ダイ
オード用Ｎ領域として動作する第１領域35を形成する。
具体的には、濃度に応じて注入量を制御してからスラン
ピング工程を同時に行って各領域を形成する。注入条件
としては、上記の順番毎に、加速電圧70KeVドーズ量1.9
×1012／cm2、加速電圧70KeVのドーズ量2.0×1015／cm2
更に、加速電圧70KeVドーズ量2.0×1013／cm2で施し、
スランピング条件が1100℃に維持した窒素雰囲気中で約
３時間とした。
このバイポーラトランジスタ用コレクター領域即ち第
２導電型の第２領域36と保護ダイオード用第２導電型の
第１領域35のイオン注入工程は、同一条件で行っても良
いが、形成する素子の特性に応じた最適条件で実施する
のが得策である。分離用酸化物としていわゆる選択酸化
物層52…を保護ダイオード、MOSFET及びバイポーラトラ
ンジスタ間の所定の場所に公知の手段により形成する。
この結果、厚さ10000Åの選択酸化物層52により分離さ
れた保護ダイオードおよびバイポーラトランジスタ形成
予定位置に埋込領域32、33を夫々設置した保護ダイオー
ド用島領域40、MOSFET用島領域41及びバイポーラトラン
ジスタ用島領域42が完成する。次に埋込領域32及び33を
伴った保護ダイオード及びバイポーラトランジスタ用島
領域40、41には、厚さ1000Åの酸化物層50を設けてから
例えば加速電圧40KeV、ドーズ量3.0×1015cm-2の条件で
Ｂを注入してから1000℃に維持した窒素雰囲気中で30分
程度熱処理を行うことにより第１導電型の領域38、39及
びバイポーラトランジスタ用ベース領域44を形成する。
２導電型の第２領域36と保護ダイオード用第２導電型の
第１領域35のイオン注入工程は、同一条件で行っても良
いが、形成する素子の特性に応じた最適条件で実施する
のが得策である。分離用酸化物としていわゆる選択酸化
物層52…を保護ダイオード、MOSFET及びバイポーラトラ
ンジスタ間の所定の場所に公知の手段により形成する。
この結果、厚さ10000Åの選択酸化物層52により分離さ
れた保護ダイオードおよびバイポーラトランジスタ形成
予定位置に埋込領域32、33を夫々設置した保護ダイオー
ド用島領域40、MOSFET用島領域41及びバイポーラトラン
ジスタ用島領域42が完成する。次に埋込領域32及び33を
伴った保護ダイオード及びバイポーラトランジスタ用島
領域40、41には、厚さ1000Åの酸化物層50を設けてから
例えば加速電圧40KeV、ドーズ量3.0×1015cm-2の条件で
Ｂを注入してから1000℃に維持した窒素雰囲気中で30分
程度熱処理を行うことにより第１導電型の領域38、39及
びバイポーラトランジスタ用ベース領域44を形成する。
更に、MOSFET形成用島領域41に形成してある酸化物層
を除去後所定の場所を開口したレジストパターンを被覆
して加速電圧40KeVドーズ量5.0×1015cm-2の条件でAsを
イオン注入してソース、ドレイン領域のコンタクト領域
46、47を設ける。更に新たな酸化工程を施して、厚さ50
0Åのゲート酸化物層48を形成する。
を除去後所定の場所を開口したレジストパターンを被覆
して加速電圧40KeVドーズ量5.0×1015cm-2の条件でAsを
イオン注入してソース、ドレイン領域のコンタクト領域
46、47を設ける。更に新たな酸化工程を施して、厚さ50
0Åのゲート酸化物層48を形成する。
更にまた、加速電圧40KeV、ドーズ量5.0×1013cm-2で
Ｂをイオン注入して800℃窒素雰囲気中で30分熱処理し
て第１導電型Ｐのベース領域43を設置する。
Ｂをイオン注入して800℃窒素雰囲気中で30分熱処理し
て第１導電型Ｐのベース領域43を設置する。
続いてエミッタ領域45の形成予定領域、コレクター電
極取出部37、37に対応する酸化物層50を溶除してからAs
をドープした多結晶珪素層50とモリブデンシリサイド層
54を連続して堆積後パターニング工程を施してゲート電
極57、エミッタ取出部56およびコレクター取出部55を形
成する。ここには、後述するようにAlまたはAl合金（Al
−Si、Sl−Si−Cuなど）を積層して夫々電極を形成す
る。このような多層構造の電極は、接触抵抗の低下とAl
の突抜現象の防止に備えたものである。更にまた、ソー
ス領域48及びドレイン領域49をＰのイオン注入工程によ
り設置するが、加速電圧60KeV、ドーズ量2.0×10cmによ
る。また、層間絶縁物層58としてCVD（Chemical Vapour
Deposition）法により珪素酸化物層を8000Å程度堆積
してから930℃に維持した窒素雰囲気中で熱処理してバ
イポーラトランジスタの電流増幅率hFEの調整を行う。
引続いてリソグラフィ工程により層間絶縁物層58の所定
の位置に形成した開口には、AlまたはAl合金（Al−Si、
Al−Si−Cuなど）を蒸着法やスパッタリング法により堆
積・パターニングして、配線電極59〜66を形成するが、
この工程によりMOSFETのゲート電極57、ソース46と保護
ダイオードの第１導電型の領域38、39…が夫々接続され
また、第１図に示すような回路接続を行って集積回路装
置を完成する。
極取出部37、37に対応する酸化物層50を溶除してからAs
をドープした多結晶珪素層50とモリブデンシリサイド層
54を連続して堆積後パターニング工程を施してゲート電
極57、エミッタ取出部56およびコレクター取出部55を形
成する。ここには、後述するようにAlまたはAl合金（Al
−Si、Sl−Si−Cuなど）を積層して夫々電極を形成す
る。このような多層構造の電極は、接触抵抗の低下とAl
の突抜現象の防止に備えたものである。更にまた、ソー
ス領域48及びドレイン領域49をＰのイオン注入工程によ
り設置するが、加速電圧60KeV、ドーズ量2.0×10cmによ
る。また、層間絶縁物層58としてCVD（Chemical Vapour
Deposition）法により珪素酸化物層を8000Å程度堆積
してから930℃に維持した窒素雰囲気中で熱処理してバ
イポーラトランジスタの電流増幅率hFEの調整を行う。
引続いてリソグラフィ工程により層間絶縁物層58の所定
の位置に形成した開口には、AlまたはAl合金（Al−Si、
Al−Si−Cuなど）を蒸着法やスパッタリング法により堆
積・パターニングして、配線電極59〜66を形成するが、
この工程によりMOSFETのゲート電極57、ソース46と保護
ダイオードの第１導電型の領域38、39…が夫々接続され
また、第１図に示すような回路接続を行って集積回路装
置を完成する。
第４図には、保護ダイオードの平面パターンの一例を
示したが、第１導電型の領域38、39が同芯状に配置され
ているので、第１導電型の領域38、39…間の距離が一定
となり、電流が一部に集中することがなく、静電破壊耐
量をより向上させることができる。
示したが、第１導電型の領域38、39が同芯状に配置され
ているので、第１導電型の領域38、39…間の距離が一定
となり、電流が一部に集中することがなく、静電破壊耐
量をより向上させることができる。
本発明は、このような実施例に限定されるものでな
く、第６図に示す集積回路素子にも適用できる。更に、
第８図に示すように各素子が絶縁物で分離された集積回
路素子にも適用可能であり、更にまた、第９図に明らか
なように第１導電型半導体基板に堆積した第１導電型半
導体層に高濃度の第１導電型領域により各素子を分離し
た構造の集積回路素子にも適用できる。なお両図に使用
する部品は、第３図及び第６図の部品と全く同じなので
詳細な説明を省略する。
く、第６図に示す集積回路素子にも適用できる。更に、
第８図に示すように各素子が絶縁物で分離された集積回
路素子にも適用可能であり、更にまた、第９図に明らか
なように第１導電型半導体基板に堆積した第１導電型半
導体層に高濃度の第１導電型領域により各素子を分離し
た構造の集積回路素子にも適用できる。なお両図に使用
する部品は、第３図及び第６図の部品と全く同じなので
詳細な説明を省略する。
このように本発明に係わる集積回路装置は、低温かつ
短時間に製造しても良好な特性を持った保護ダイオード
を形成することができる。例えば保護ダイオード用第２
導電型の第１領域の接合深さ（Xj）は、約1.2μｍであ
るが、埋込領域が形成されているために第２導電型領域
全体としての接合深さは、ほぼ6.2μｍである。
短時間に製造しても良好な特性を持った保護ダイオード
を形成することができる。例えば保護ダイオード用第２
導電型の第１領域の接合深さ（Xj）は、約1.2μｍであ
るが、埋込領域が形成されているために第２導電型領域
全体としての接合深さは、ほぼ6.2μｍである。
この保護ダイオードのブレイクダウン電圧は、約11V
であり、入力信号に対して十分な大きさをもっていた。
また、200PFのコンデンサを接続して充放電させること
により静電破壊試験を行った結果、250Vまで破壊しなか
った。
であり、入力信号に対して十分な大きさをもっていた。
また、200PFのコンデンサを接続して充放電させること
により静電破壊試験を行った結果、250Vまで破壊しなか
った。
第１図は、従来のミキサー用集積回路装置の回路接続
図、第２図は、第１図の構造を示す断面図、第３図は、
本発明に係わるミキサー用集積回路装置の断面図、第４
図は、第３図の保護ダイオード部の平面図、第５図は、
保護ダイオードに要求される特性を示す図、第６図は、
本発明に係わるミキサー用集積回路装置の他の例の回路
接続図、第７図乃至第９図は、本発明の他の実施例を示
す断面図である。 １、30:第１導電型の第１半導体層、２、31:第１導電型
の第２半導体層、３、32、33:埋込領域、４、36:コレク
ター領域、５、37:コレクタ取出部、34:第１導電型の第
３半導体層、６、43:ベース層、７、44:ベース取出部、
８、45:エミッタ、９、50:熱酸化物層、10、53:多結晶
珪素層、11、54:モリブデンシリサイド、14、46:ソー
ス、15、47:ドレイン、16、51:ゲート酸化物層、17、3
5:第１導電型の第１領域。
図、第２図は、第１図の構造を示す断面図、第３図は、
本発明に係わるミキサー用集積回路装置の断面図、第４
図は、第３図の保護ダイオード部の平面図、第５図は、
保護ダイオードに要求される特性を示す図、第６図は、
本発明に係わるミキサー用集積回路装置の他の例の回路
接続図、第７図乃至第９図は、本発明の他の実施例を示
す断面図である。 １、30:第１導電型の第１半導体層、２、31:第１導電型
の第２半導体層、３、32、33:埋込領域、４、36:コレク
ター領域、５、37:コレクタ取出部、34:第１導電型の第
３半導体層、６、43:ベース層、７、44:ベース取出部、
８、45:エミッタ、９、50:熱酸化物層、10、53:多結晶
珪素層、11、54:モリブデンシリサイド、14、46:ソー
ス、15、47:ドレイン、16、51:ゲート酸化物層、17、3
5:第１導電型の第１領域。
Claims (1)
- 【請求項１】第１導電型の第１半導体層と，前記第１半
導体層に積層しより濃度が高い第１導電型の第２半導体
層と，前記第１導電型の第２半導体層に位置する島領域
と，前記島領域及びこれに隣接する前記第１導電型の第
１半導体層の境界部分に配置する第２導電型の第２埋込
領域と，前記島領域に配置するバイポーラトランジスタ
と，前記両半導体層の境界付近に位置する第２導電型の
第１埋込領域と，前記第１埋込領域に接続かつ連続する
前記第１導電型の第２半導体層に配置されかつ前記第１
埋込領域に対応して配置され前記第１埋込領域より低濃
度の第２導電型の第１領域と，前記第２導電型の第１領
域内に同芯状に配置された第１導電型の複数領域から構
成する保護ダイオードとを具備することを特徴とする集
積回路装置
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310978A JP2573376B2 (ja) | 1989-11-30 | 1989-11-30 | 集積回路装置 |
| KR1019900019498A KR940001289B1 (ko) | 1989-11-30 | 1990-11-29 | 집적 회로장치 |
| US07/931,510 US5212398A (en) | 1989-11-30 | 1992-08-21 | BiMOS structure having a protective diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310978A JP2573376B2 (ja) | 1989-11-30 | 1989-11-30 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171765A JPH03171765A (ja) | 1991-07-25 |
| JP2573376B2 true JP2573376B2 (ja) | 1997-01-22 |
Family
ID=18011683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310978A Expired - Fee Related JP2573376B2 (ja) | 1989-11-30 | 1989-11-30 | 集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2573376B2 (ja) |
| KR (1) | KR940001289B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532367B1 (ko) * | 1998-09-16 | 2006-01-27 | 페어차일드코리아반도체 주식회사 | 보호 다이오드를 내재한 수평형 확산 모스 트랜지스터 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165669A (en) * | 1979-06-11 | 1980-12-24 | Hitachi Ltd | Bipolar-mos device |
| JPH01186664A (ja) * | 1988-01-14 | 1989-07-26 | Oki Electric Ind Co Ltd | 入力回路 |
-
1989
- 1989-11-30 JP JP1310978A patent/JP2573376B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-29 KR KR1019900019498A patent/KR940001289B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03171765A (ja) | 1991-07-25 |
| KR940001289B1 (ko) | 1994-02-18 |
| KR910010711A (ko) | 1991-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |